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asic-to-fpga 文章進入asic-to-fpga技術(shù)社區(qū)

導(dǎo)入靈活的FPGA驗證方法

隨著系統(tǒng)芯片 (SoC) 設(shè)計的體積與復(fù)雜度持續(xù)升高，驗證作業(yè)變成了瓶頸：占了整個 SoC 研發(fā)過程中 70% 的時間。因此，任何能夠降低驗證成本并能更早實現(xiàn)驗證 sign-off 的方法都是眾人的注目焦點。臺灣工業(yè)技術(shù)研究院
關(guān)鍵字： FPGA 驗證方法

ISOFACE提供智能化保護

摘要：ISOFACE產(chǎn)品家族能以智能化方式解決大多數(shù)工業(yè)自動化系統(tǒng)所面臨的共同挑戰(zhàn)，譬如，可編程邏輯控制器(PLC)、驅(qū)動器、工業(yè)PC、機器人系統(tǒng)、分布式控制系統(tǒng)、樓宇控制系統(tǒng)、普通控制設(shè)備和傳感器輸入模組。
關(guān)鍵字：工業(yè)自動化 ISOFACE ASIC 201206

基于FPGA與DSP的高速通信接口設(shè)計與實現(xiàn)

電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
關(guān)鍵字： DSP FPGA 高速通信接口

美國廠商眼中的熱點

存儲器的市場驅(qū)動力來自智能、連接和用戶界面(UI)。智能設(shè)備主要是處理功能，可以實現(xiàn)節(jié)能、進行預(yù)防性的自檢、節(jié)省時間。連接的核心是智能網(wǎng)絡(luò)。UI(用戶界面)的核心是人機界面(HMI)的創(chuàng)新。
關(guān)鍵字：存儲器嵌入式 FPGA 201206

FPGA進入硅片融合時代

FPGA在經(jīng)過了從上世紀90年代到2000年的快速發(fā)展、隨后短期的泡沫破裂、以及近幾年的平穩(wěn)增長的發(fā)展階段，未來將會邁入硅片融合時代。
關(guān)鍵字： Altera FPGA 201206

基于FPGA的移動通信中卷積碼編碼器設(shè)計

摘要：卷積碼是一種性能優(yōu)良的差錯控制編碼。介紹了卷積碼編碼原理，基于FPGA利用VHDL硬件描述語言實現(xiàn)了一個(2，1，9)卷積碼編碼器。給出了仿真結(jié)果，并在FPGA器件上驗證實現(xiàn)。仿真及測試結(jié)果表明，達到了預(yù)期的設(shè)計
關(guān)鍵字：設(shè)計編碼器移動通信 FPGA 基于

基于FPGA的無線信道模擬器設(shè)計

摘要：為了縮短研發(fā)周期，需要在實驗室模擬出無線信道的各種傳播特性，無線信道模擬器設(shè)計必不可少。采用基于頻率選擇性信道Jakes仿真器模型，使用Xilinx公司的VIrtex-2p模擬實現(xiàn)了頻率選擇性衰落信道，最后將數(shù)據(jù)通
關(guān)鍵字： FPGA 無線信道模擬器

FPGA的基本結(jié)構(gòu)

一、FPGA的基本結(jié)構(gòu)FPGA由6部分組成，分別為可編程輸入/輸出單元、基本可編程邏輯單元、嵌入式塊RAM、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用硬核等。每個單元簡介如下：1.可編程輸入/輸出單元（I/O單元）目前大
關(guān)鍵字： FPGA 基本結(jié)構(gòu)

FPGA電源需求中三種供電要求解析方案

目前越來越多的家用電器從低速的撥號上網(wǎng)向?qū)拵Щヂ?lián)網(wǎng)接入或互聯(lián)網(wǎng)協(xié)議電視(IPTV)轉(zhuǎn)移，尤其是IPTV有望在中國獲得快速的發(fā)展。比較而言，IPTV的基礎(chǔ)設(shè)施成本相當?shù)?，因為這種方法不需要銅軸電纜，而是采用DSL或?qū)拵ф?/li>
關(guān)鍵字： FPGA 電源供電方案

基于CPLD的多DSP及FPGA遠程加載設(shè)計

摘要：介紹了一種以CPLD為基礎(chǔ)的對多DSP和FPCA芯片實現(xiàn)程序遠程更新、加載的設(shè)計方法。詳細分析了軟硬件架構(gòu)及具體實施方案，對以DSP+FPCA為架構(gòu)的信號處理模塊實現(xiàn)遠程更新、加載，有重要的使用價值。
關(guān)鍵詞：遠程
關(guān)鍵字： CPLD FPGA DSP 遠程加載

基于FPGA的DDS IP核設(shè)計

摘要：以Altera公司的QuartusⅡ7．2作為開發(fā)工具，研究了基于FPGA的DDS IP核設(shè)計，并給出基于Signal TapⅡ嵌入式邏輯分析儀的仿真測試結(jié)果。將設(shè)計的DDS IP核封裝成為SOPC Builder自定義的組件，結(jié)合32位嵌入式CPU軟
關(guān)鍵字： FPGA DDS IP核

FPGA/CPLD中常見模塊設(shè)計精華集錦（一）

一、智能全數(shù)字鎖相環(huán)的設(shè)計　　1 引言　　數(shù)字鎖相環(huán)路已在數(shù)字通信、無線電電子學(xué)及電力系統(tǒng)自動化等領(lǐng)域中得到了極為廣泛的應(yīng)用。隨著集成電路技術(shù)的發(fā)展，不僅能夠制成頻率較高的單片集成鎖相環(huán)路，而且可以把整
關(guān)鍵字： FPGA CPLD 模塊設(shè)計集錦

基于FPGA的數(shù)字激光自動功率控制系統(tǒng)設(shè)計

摘要：半導(dǎo)體激光器的自動功率控制是解決激光器閾值漂移的重要手段，本文設(shè)計了一個基于FPGA的數(shù)字激光自動功率控制系統(tǒng)，該控制系統(tǒng)主要由光電檢測、A／D轉(zhuǎn)換、SOC控制、APC判定、PWM反饋輸出及低通濾波幾個部分組成
關(guān)鍵字： FPGA 數(shù)字激光自動功率控制系統(tǒng)設(shè)計

基于遺傳算法的組合邏輯電路設(shè)計的FPGA實現(xiàn)

摘要：基于遺傳算法的組合邏輯電路的自動設(shè)計，依據(jù)給出的真值表，利用遺傳算法自動生成符合要求的組合邏輯電路。由于遺傳算法本身固有的并行性，采用軟件實現(xiàn)的方法在速度上往往受到本質(zhì)是串行計算的計算機制約，因
關(guān)鍵字： FPGA 算法電路設(shè)計組合邏輯

基于ARM和FPGA的靶場破片測速系統(tǒng)的設(shè)計

破片速度是戰(zhàn)斗部爆炸效能*估的一個重要參數(shù)。傳統(tǒng)的靶場破片測速系統(tǒng)多使用多路數(shù)據(jù)采集卡設(shè)置好的參數(shù)現(xiàn)場采集標靶的試驗波形，試驗完成后再交由計算機進行后期處理和解讀以獲取破片速度等參數(shù)。但隨著軍事科技的日
關(guān)鍵字： FPGA ARM 靶場破片測速系統(tǒng)

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利用FPGA資源和最小模擬電路發(fā)電進行開關(guān)電源設(shè)計的方法
基于FPGA的機載顯示系統(tǒng)架構(gòu)設(shè)計與優(yōu)化
基于FPGA+DSP遠程監(jiān)控器設(shè)計與實現(xiàn)
基于FPGA的LCD顯示遠程更新

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