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asic-to-fpga 文章進入asic-to-fpga技術(shù)社區(qū)

中型組機器人運動控制系統(tǒng)的FPGA設(shè)計

以RoboCup中型組足球機器人為實驗平臺，提出一種基于FPGA的全方位移動足球機器人運動控制系統(tǒng)的實現(xiàn)方法。首先分析和研究三輪全方位移動機器人的運動學(xué)特性，建立其運動控制模型，然后以FPGA為主要處理器，設(shè)計了PID速度閉環(huán)控制算法，實現(xiàn)了對機器人的精確控制。實驗發(fā)現(xiàn)，該設(shè)計方法具有很好的實時性，能夠?qū)θ轿灰苿訖C器人進行快速、準(zhǔn)確的控制。
關(guān)鍵字： FPGA 設(shè)計控制系統(tǒng) 運動機器人中型

FPGA在PCI Express總線接口中的應(yīng)用

隨著高速數(shù)據(jù)采集設(shè)備傳輸帶寬的日益提高，開發(fā)者需要采用新的計算機總線進行數(shù)據(jù)傳輸。這里敘述了使用EP2SGX90系列FPGA完成PCI-Express協(xié)議轉(zhuǎn)換，多種DMA工作方式及相關(guān)寄存器的作用。以鏈?zhǔn)紻MA傳輸方式為例，詳細介紹該傳輸方式下的寄存器設(shè)置及在驅(qū)動程序中的實現(xiàn)范例。實驗表明，用FPGA實現(xiàn)協(xié)議轉(zhuǎn)換，總線持續(xù)傳輸速率最高可以達到1．2 Gb／s，滿足大多數(shù)高速數(shù)據(jù)采集設(shè)備的要求。在此摒棄了采用專用總線接口芯片的傳統(tǒng)方法，將開發(fā)者的邏輯設(shè)計和總線協(xié)議轉(zhuǎn)換放到同一個FPGA芯片中，不但節(jié)省了硬件
關(guān)鍵字： Express FPGA PCI 總線接口

基于FPGA的SPI總線接口的實現(xiàn)

在現(xiàn)代EDA外圍電子器件的接口中存在多種標(biāo)準(zhǔn)，已知的一些接口協(xié)議存在速度慢、協(xié)議復(fù)雜等問題。SPI總線是能夠克服上述缺點的一種外圍串行總線，其能很好地滿足要求。通過使用Lattice公司的FPGA芯片以及工程開發(fā)軟件，特別是在線邏輯分析儀這一先進的EDA工具，實現(xiàn)了基于FPGA的SPI接口的連接。將FPGA編程的靈活性和SPI總線的易用性結(jié)合，實現(xiàn)了FLASH的存取功能。同時也為同類型接口的芯片應(yīng)用提供了一個原型，為進一步的工程設(shè)計提供了支持。
關(guān)鍵字： FPGA SPI 總線接口

愛特公司發(fā)布SmartFusion FPGA馬達控制參考設(shè)計

　　愛特公司(Actel Corporation)宣布提供面向馬達控制應(yīng)用的SmartFusion™智能混合信號FPGA參考設(shè)計。這些靠單一SmartFusion器件中實現(xiàn)的參考設(shè)計詮釋了使用多種反饋方法的磁場定向控制(FOC)，用于永磁同步馬達(permanent magnet synchronous motors, PMSM)。SmartFusion器件集成了一個FPGA、一個硬核ARM® Cortex™-M3微控制器和可編程模擬模塊，具有適合馬達控制應(yīng)用的獨特性能，可
關(guān)鍵字：愛特 FPGA 馬達控制

FPGA 28納米激戰(zhàn)　臺積電可望受惠

　　可程序邏輯閘陣列芯片(FPGA)雙雄賽靈思(Xilinx)與阿爾特拉(Altera)先后推出28納米FPGA產(chǎn)品，不僅使FPGA市場戰(zhàn)火升溫，也讓晶圓代工市場激烈角逐，在Xilinx首度與臺積電攜手合作后，Altera在28納米產(chǎn)品的布局上亦相當(dāng)積極，近期亦展示在28納米 FPGA平臺上的25-Gbps收發(fā)器，F(xiàn)PGA雙雄的激烈競賽，預(yù)料臺積電將成為最大受惠者。　　Altera指出，在28納米FPGA中展示25-Gbps收發(fā)器，是收發(fā)器產(chǎn)品的里程碑，該芯片是Altera用于在28納米FPGA上，成
關(guān)鍵字：臺積電 FPGA 28納米

基于FPGA的兩種DDS實現(xiàn)

闡述了兩種DDS的原理，頻率合成方式(DDFS)和直讀方式(DDWS)，給出了FPGA實現(xiàn)方式，分析了DDS的幾個關(guān)鍵的技術(shù)指標(biāo)，并通過Matlab仿真。頻率合成方式是比較常用的DDS產(chǎn)生方式，對它做了詳細的原理性介紹和實現(xiàn)說明，重點通過仿真詳細對比了兩種實現(xiàn)方式在性能指標(biāo)上的優(yōu)劣，為后人的選擇提供技術(shù)參考。
關(guān)鍵字： FPGA DDS

pen-Silicon,MIPS科技和DolphinTechnology攜手實現(xiàn)TSMC 40nm 工藝下超過2.4GHz 的ASIC CPU性能

　　為數(shù)字消費、家庭網(wǎng)絡(luò)、無線、通信和商業(yè)應(yīng)用提供業(yè)界標(biāo)準(zhǔn)處理器架構(gòu)與內(nèi)核的領(lǐng)導(dǎo)廠商美普思科技公司(MIPS Technologies, Inc., 納斯達克代碼：MIPS)攜手Open-Silicon, Inc.和 Dolphin Technology 流片成功典型條件下超過 2.4GHz 的高性能 ASIC 處理器。這一針對臺積電參考流程簽核條件時序收斂評估的成果，將成為有史以來最高頻率的 ASIC 處理器之一，彰顯了公司構(gòu)建基于高性能處理器系統(tǒng)的業(yè)界領(lǐng)先技術(shù)。這種高性能 ASIC 處理器是 65nm
關(guān)鍵字： MIPS ASIC CPU

基于FPGA的太陽跟蹤器的設(shè)計及實現(xiàn)

在簡要介紹地日運行規(guī)律的基礎(chǔ)上，確定了視日運動跟蹤法的計算模型及跟蹤裝置的機械結(jié)構(gòu)。采用FPGA芯片XC3S1500為處理器，以步進電機為執(zhí)行機構(gòu)，采用Verilog語言設(shè)計實現(xiàn)了高度角一方位角太陽跟蹤系統(tǒng)。根據(jù)系統(tǒng)的要求建立了計時模塊、太陽高度角方位角計算模塊、日出日落時間計算模塊和步進電機脈沖控制模塊。通過實驗測試該系統(tǒng)能夠達到預(yù)期的性能指標(biāo)，對提高太陽能的利用率具有重要的現(xiàn)實意義。
關(guān)鍵字： FPGA 跟蹤器

基于FPGA的片上系統(tǒng)和嵌入式系統(tǒng)的遠程監(jiān)控系統(tǒng)

基于FPGA的片上系統(tǒng)和嵌入式系統(tǒng)的遠程監(jiān)控系統(tǒng),本系統(tǒng)立足于利用Intemet實現(xiàn)核環(huán)境信息的遠程采集。在實現(xiàn)上，采用了基于SOPC技術(shù)的嵌入式解決方案，通過在FPGA中嵌入NioslI軟核處理器和所需外設(shè)的IP Core(硅知識產(chǎn)權(quán)核)，然后再配備相應(yīng)的網(wǎng)絡(luò)接口，實現(xiàn)利用互聯(lián)
關(guān)鍵字：系統(tǒng) 監(jiān)控系統(tǒng) 遠程嵌入式基于 FPGA

基于FPGA的SoC和嵌入式系統(tǒng)的遠程監(jiān)控系統(tǒng)

本系統(tǒng)立足于利用Intemet實現(xiàn)核環(huán)境信息的遠程采集。在實現(xiàn)上，采用了基于SOPC技術(shù)的嵌入式解決方案，通過...
關(guān)鍵字：遠程監(jiān)控 SoC 嵌入式 FPGA

基于FPGA和頻率合成器的GPS信號源的設(shè)計

頻率合成器是發(fā)射系統(tǒng)和接收系統(tǒng)中的核心器件，采用相位負反饋頻率控制技術(shù)，具有良好的窄帶載波跟蹤性能和...
關(guān)鍵字： ADF4360-4 FPGA 頻率合成器 GPS信號源

一種基于FPGA和單片機的掃頻儀研究與設(shè)計

一個網(wǎng)絡(luò)的頻率特性包括幅頻特性和相頻特性，在系統(tǒng)設(shè)計時，各個網(wǎng)絡(luò)的頻率特性對該系統(tǒng)的穩(wěn)定性、工作頻帶...
關(guān)鍵字：掃頻儀 FPGA 單片機掃頻信號

基于65nm FPGA的多模無線基站的高端應(yīng)用

電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
關(guān)鍵字： 65nm TD-SCDMA FPGA 多模無線基站

基于FPGA芯片和頻率合成器ADF4360-4的GPS信號源的設(shè)計方案

基于FPGA芯片和頻率合成器ADF4360-4的GPS信號源的設(shè)計方案,　頻率合成器是發(fā)射系統(tǒng)和接收系統(tǒng)中的核心器件，采用相位負反饋頻率控制技術(shù)，具有良好的窄帶載波跟蹤性能和帶寬調(diào)制跟蹤性能，為系統(tǒng)上、下變頻提供本振信號，對相位噪聲和雜散具有很好的抑制作用，通過鎖相頻率合
關(guān)鍵字： GPS 信號源設(shè)計方案 ADF4360-4 合成器 FPGA 芯片頻率

FPGA/EPLD的自上而下設(shè)計方法

FPGA/EPLD的自上而下設(shè)計方法,FPGA/EPLD的自上而下(Top-Down)設(shè)計方法：　　傳統(tǒng)的設(shè)計手段是采用原理圖輸入的方式進行的，如圖1所示。通過調(diào)用FPGA/EPLD廠商所提供的相應(yīng)物理元件庫，在電路原理圖中繪制所設(shè)計的系統(tǒng)，然后通過網(wǎng)表轉(zhuǎn)換產(chǎn)生某一特
關(guān)鍵字：方法設(shè)計自上而下 FPGA/EPLD

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