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Cadence推出用于早期軟件開發(fā)的FPGA原型驗證平臺Protium S1
- 楷登電子(美國?Cadence?公司)今日發(fā)布全新基于FPGA的Protium??S1原型驗證平臺。借由創(chuàng)新的實現(xiàn)算法，平臺可顯著提高工程生產(chǎn)效率。Protium?S1與Cadence??Palladium??Z1企業(yè)級仿真平臺前端一致，初始設(shè)計啟動速度較傳統(tǒng)FPGA原型平臺提升80%。Protium?S1采用Xilinx??Virtex??UltraScale??FPGA技術(shù)，設(shè)計容量比上一代平臺提升
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Cadence發(fā)布業(yè)界首款已通過產(chǎn)品流片驗證的Xcelium并行仿真平臺
- 楷登電子(美國 Cadence 公司)今日發(fā)布業(yè)界首款已通過產(chǎn)品流片的第三代并行仿真平臺Xcelium? ?；诙嗪瞬⑿羞\算技術(shù)，Xcelium? 可以顯著縮短片上系統(tǒng)(SoC)面市時間。較Cadence上一代仿真平臺，Xcelium? 單核版本性能平均可提高2倍，多核版本性能平均可提高5倍以上。Cadence? Xcelium仿真平臺已經(jīng)在移動、圖像、服務(wù)器、消費電子、物聯(lián)網(wǎng)(IoT)和汽車等多個領(lǐng)域的早期用戶中得到了成功應(yīng)用，并通過產(chǎn)品流
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Cadence與西安電子科技大學(xué)攜手共建集成電路設(shè)計培訓(xùn)中心
- 楷登電子(美國 Cadence 公司)與西安電子科技大學(xué)共同宣布，Cadence將與西安電子科技大學(xué)攜手共建集成電路設(shè)計培訓(xùn)中心(下稱“聯(lián)合培訓(xùn)中心”)，并在西安電子科技大學(xué)隆重舉行了西電、CSIP、Cadence戰(zhàn)略合作會議暨聯(lián)合培訓(xùn)中心揭牌儀式。西安電子科技大學(xué)副校長李建東和Cadence全球副總裁兼亞太區(qū)總裁石豐瑜先生，與陜西省工業(yè)和信息化廳電子信息處處長高翔和工業(yè)和信息化部軟件與集成電路促進中心集成電路處負責(zé)人霍雨濤共同為聯(lián)合培訓(xùn)中心進行揭牌。在揭牌儀式之后，西安電子科
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加強產(chǎn)業(yè)協(xié)作，布局生態(tài)創(chuàng)新 ARM宣布在中國重慶多項戰(zhàn)略合作
- ARM?今日宣布加強在中國的戰(zhàn)略部署，與重慶市政府、重慶仙桃數(shù)據(jù)谷達成多項協(xié)議，建立合作計劃，共同推進重慶仙桃數(shù)據(jù)谷電子產(chǎn)業(yè)創(chuàng)新生態(tài)圈建設(shè)。當(dāng)日，雙方共同為位于仙桃數(shù)據(jù)谷的ARM生態(tài)產(chǎn)業(yè)園揭幕;并宣布成立重慶地區(qū)ARM生態(tài)集成電路人才培養(yǎng)與產(chǎn)學(xué)研協(xié)同創(chuàng)新聯(lián)盟，建立重慶ARM生態(tài)產(chǎn)業(yè)技術(shù)人才實訓(xùn)中心;此外，由ARM和中科創(chuàng)達共同投資的創(chuàng)業(yè)加速器安創(chuàng)空間宣布其重慶公司開業(yè)，正式落戶重慶仙桃數(shù)據(jù)谷ARM生態(tài)產(chǎn)業(yè)園。 A
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Cadence發(fā)布完整數(shù)字與簽核參考流程用于Imagination Technologies公司PowerVR Series7 GPU
- Cadence設(shè)計系統(tǒng)公司今日宣布，正式交付完整的數(shù)字與簽核參考流程，用于Imagination Technologies (IMG.L)公司PowerVR Series7圖形處理單元(GPU)。采用此高度集成的Cadence® 參考流程，550萬實例的完整合成與設(shè)計實現(xiàn)可在2.5天完成。對比上一代Cadence設(shè)計流程，產(chǎn)品開發(fā)設(shè)計時間縮短1倍以上。同時，采納新參考流程后，芯片面積平均縮小3%，Imagination最復(fù)雜的組塊面積可縮小達7%。 此參考流程操作簡單，僅需單次執(zhí)行;同時
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仿真加速劃時代的產(chǎn)品——Palladium Z1企業(yè)級仿真平臺發(fā)布
- Cadence作為全球EDA電子設(shè)計自動化領(lǐng)導(dǎo)廠商，其Palladium平臺自2001年推出以來，給眾多系統(tǒng)芯片開發(fā)商在提高設(shè)計水平、驗證以前無法實現(xiàn)的性能與擴展性方面帶來了巨大的幫助。今天，Cadence正式推出Cadence Palladium Z1企業(yè)級硬件仿真加速平臺?！ alladium Z1：業(yè)內(nèi)第一個數(shù)據(jù)中心級硬件仿真加速器 據(jù)介紹，這是業(yè)內(nèi)第一個數(shù)據(jù)中心級硬件仿真加速器，仿真處理能力是上一代產(chǎn)品(Palladium XP II)的5
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三大新技術(shù)能否改善IC設(shè)計中的功耗、性能和面積？
- 兩岸的IC設(shè)計公司在先進制程節(jié)點晶片設(shè)計和其復(fù)雜度的進展令全球半導(dǎo)體界矚目。于此同時，對領(lǐng)先EDA工具的需求也持續(xù)上升。 Cadence在今年上半年推出了Innovus設(shè)計實現(xiàn)系統(tǒng)，稱其為新一代的實體設(shè)計實現(xiàn)解決方案，使系統(tǒng)開發(fā)人員能夠在先進的16/14/10奈米FinFET制程以及其他成熟的制程節(jié)點上交付最佳功耗、性能和面積(PPA)指標(biāo)的設(shè)計。 2015年10月中旬，我拜訪了Cadence位于美國矽谷的總部，與Cadence公司設(shè)計實作產(chǎn)品事業(yè)部的產(chǎn)品管理總監(jiān)Vinay Patward
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Cadence中國用戶大會 CDNLive八月上海盛大召開
- 全球電子設(shè)計創(chuàng)新領(lǐng)先公司Cadence設(shè)計系統(tǒng)公司 (Cadence Design Systems, Inc.)宣布：將于8月13日(星期四)在上海浦東嘉里大酒店舉辦一年一度的中國用戶大會——CDNLive China 2015!以“聯(lián)結(jié)，分享，啟發(fā)!”為主題的CDNLive大會將集聚超過700位IC行業(yè)從業(yè)者，包括IC設(shè)計工程師、系統(tǒng)開發(fā)者與業(yè)界專家，將分享重要半導(dǎo)體設(shè)計領(lǐng)域的解決方案和成功經(jīng)驗，讓參與者獲得知識、靈感與動力，并為實現(xiàn)高階半導(dǎo)體芯片、S
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下一代Cadence JasperGold 效能增15倍
- 益華電腦(Cadence)推出下一代Cadence JasperGold形式驗證平臺，此新型形式驗證解決方案將Cadence Incisive形式與JasperGold技術(shù)整合為單一平臺，與以往解決方案相比，效能可增加至15倍。此外，整合至Cadence系統(tǒng)開發(fā)套裝(Cadence System Development Suite)后，JasperGold技術(shù)可縮短驗證時程達3個月。 JasperGold形式(formal)與形式輔助技術(shù)整合至Cadence系統(tǒng)開發(fā)套
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Cadence推出Innovus設(shè)計實現(xiàn)系統(tǒng)周轉(zhuǎn)時間減少最高達10倍，并交付最佳品質(zhì)的結(jié)果
- Cadence(Cadence Design Systems, Inc. )今天發(fā)布Cadence® Innovus™ 設(shè)計實現(xiàn)系統(tǒng)，這是新一代的物理設(shè)計實現(xiàn)解決方案，使系統(tǒng)芯片(system-on-chip，SoC)開發(fā)人員能夠在加速上市時間的同時交付最佳功耗、性能和面積(PPA)指標(biāo)的的設(shè)計。Innovus設(shè)計實現(xiàn)系統(tǒng)由具備突破性優(yōu)化技術(shù)所構(gòu)成的大規(guī)模的并行架構(gòu)所驅(qū)動，在先進的16/14/10納米FinFET工藝制程和其他成熟的制程節(jié)點上通常能提升10%到20%的功耗、性能和面
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燦芯半導(dǎo)體運用Cadence數(shù)字設(shè)計實現(xiàn)和Signoff工具，提升了4個SoC設(shè)計項目的質(zhì)量并縮短了上市時間
- Cadence今天宣布燦芯半導(dǎo)體(Brite Semiconductor Corporation)運用Cadence® 數(shù)字設(shè)計實現(xiàn)和signoff工具，完成了4個28nm系統(tǒng)級芯片(SoC)的設(shè)計，相比于先前的設(shè)計工具，使其產(chǎn)品上市時間縮短了3周。通過使用Cadence設(shè)計工具，燦芯半導(dǎo)體的設(shè)計項目實現(xiàn)了提升20%的性能和節(jié)省10%的功耗。 燦芯半導(dǎo)體使用Cadence Encounter® 數(shù)字設(shè)計實現(xiàn)系統(tǒng)用于物理實現(xiàn)、Cadence Voltus™ IC電源完整
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Cadence與海思在FinFET設(shè)計領(lǐng)域擴大合作
- 益華電腦(Cadence Design Systems)宣布，已與通訊網(wǎng)路與數(shù)位媒體晶片組供應(yīng)商海思半導(dǎo)體(HiSilicon Technologies)已經(jīng)簽署合作協(xié)議，將于16奈米 FinFET 設(shè)計領(lǐng)域大幅擴增采用Cadence 數(shù)位與客制/類比流程，并于10奈米和7奈米制程的設(shè)計流程上密切合作。 海思半導(dǎo)體也廣泛使用Cadence數(shù)位和客制/類比驗證解決方案，并且已經(jīng)取得Cadence DDR IP與Cadence 3D-IC 解決方案授權(quán)，將于矽中介層基底(silicon interp
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淺談PCB設(shè)計從淺到深設(shè)計
- 曾經(jīng)看到電腦主板的PCB的時候，心里想能自己畫出來是多么棒的一件事情。后來接觸到protel99se就步入了畫板子的隊伍，之后altium 、cadence等等。隨著畫板子的經(jīng)歷積累，發(fā)現(xiàn)需要注意的事項越來越多。一塊好的PCB板子不是將連線連通就行，置于其中的故事，容我慢慢道來。 第一、大多數(shù)PCB的設(shè)計師都是是精通電子元器件的工作原理，知道其相互影響，更明白構(gòu)成電路板輸入和輸出的各種數(shù)據(jù)傳輸標(biāo)準(zhǔn)。一個優(yōu)秀的電子產(chǎn)品不但需要有優(yōu)秀的原理圖，更需要PCB布局和走線的人，而后者對最終電路板的成敗起到
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Cadence IP組合和工具支持臺積電新的超低功耗平臺
- 全球知名的電子設(shè)計創(chuàng)新領(lǐng)導(dǎo)者Cadence設(shè)計系統(tǒng)公司今日宣布其豐富的IP組合與數(shù)字和定制/模擬設(shè)計工具可支持臺積電全新的超低功耗(ULP)技術(shù)平臺。該ULP平臺涵蓋了提供多種省電方式的多個工藝節(jié)點，以利于最新的移動和消費電子產(chǎn)品的低功耗需求。 為加速臺積電超低功耗平臺的技術(shù)發(fā)展，Cadence將包括存儲器、接口及模擬功能的設(shè)計IP遷移到此平臺。使用Cadence TensilicaÒ數(shù)據(jù)平面處理器，客戶可以從超低功耗平臺受益于各種低功耗DSP應(yīng)用，包括影像、永遠在線的語音、面部識
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