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Giantec采用Virtuoso流程實現(xiàn)了30%的效率提升
- 2011年9月19日 — 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ: CDNS)，今日宣布Giantec Semiconductor Corp.已采用Cadence Virtuoso 統(tǒng)一定制/模擬（IC6.1）以及Encounter 統(tǒng)一數(shù)字流程生產(chǎn)其混合信號芯片。Giantec最近采用Cadence軟件設(shè)計并成功流片了一款用于低功耗微控制器的存儲器產(chǎn)品，這款低功耗微控制器應(yīng)用于智能卡、智能電表和消費電子產(chǎn)品。使用Cadence Virtuoso統(tǒng)一定制/模擬流程開發(fā)其混合信號
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Cadence推出28納米可靠數(shù)字端到端流程
- 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ: CDNS) ，宣布推出28納米的可靠數(shù)字端到端流程，推動千兆門/千兆赫系統(tǒng)級芯片(SoC)設(shè)計，在性能與上市時間方面都有著明顯的優(yōu)勢。在Cadence的硅實現(xiàn)方法的驅(qū)動下，在統(tǒng)一化設(shè)計、實現(xiàn)與驗證流程中，通過技術(shù)集成和對核心架構(gòu)與算法大幅改進(jìn)，基于Encounter的全新流程提供了更快、更具決定性的途徑實現(xiàn)千兆門/千兆赫硅片。
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Cadence采用最新數(shù)字端到端流程推動28納米的千兆門/千兆赫設(shè)計
- 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司，宣布推出28納米的可靠數(shù)字端到端流程，推動千兆門/千兆赫系統(tǒng)級芯片(SoC)設(shè)計，在性能與上市時間方面都有著明顯的優(yōu)勢。在Cadence的硅實現(xiàn)方法的驅(qū)動下，在統(tǒng)一化設(shè)計、實現(xiàn)與驗證流程中，通過技術(shù)集成和對核心架構(gòu)與算法大幅改進(jìn)，基于Encounter的全新流程提供了更快、更具決定性的途徑實現(xiàn)千兆門/千兆赫硅片。通過與Cadence的模擬/混合信號與硅/封裝協(xié)同設(shè)計領(lǐng)域的無縫綜合，新的數(shù)字28納米流程讓設(shè)計師能夠全局考慮整個芯片流程，在高性能、低功耗
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展訊實現(xiàn)其首款40納米產(chǎn)品的一次性流片成功
- ????????Cadence端到端芯片實現(xiàn)流程幫助基帶芯片生產(chǎn)商提高生產(chǎn)力、改進(jìn)預(yù)測準(zhǔn)確性以及縮短產(chǎn)品上市時間 全球領(lǐng)先的電子設(shè)計創(chuàng)新企業(yè)Cadence設(shè)計系統(tǒng)公司，宣布總部位于上海的無線通信基帶和RF處理器解決方案領(lǐng)先供應(yīng)商展訊通信有限公司已將其芯片設(shè)計流程成功遷移到Cadence Silicon Realization，并實現(xiàn)了其首款40納米低功耗GSM/GPRS/EDGE/TD-SCDMA/HSPA商用無線通信
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中芯國際采用Cadence公司 DFM 和低功耗硅技術(shù)
- 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司，今天宣布中國最大的半導(dǎo)體晶圓廠中芯國際集成電路制造有限公司，已經(jīng)將Cadence? Silicon Realization產(chǎn)品作為其65納米參考流程4.1版本(Reference Flow 4.1)可制造性設(shè)計(DFM)以及低功耗技術(shù)的核心。以Cadence Encounter Digital Implementation System為基礎(chǔ)，兩家公司合作為65納米系統(tǒng)級芯片(SoC)設(shè)計提供了一個完整的端到端的Silicon Realiza
- 關(guān)鍵字： 中芯國際 Cadence 65納米
中芯國際采用Silicon Realization 技術(shù)構(gòu)建其65納米參考流程
- Cadence 設(shè)計系統(tǒng)公司12月6日宣布，中國最大的半導(dǎo)體晶圓廠中芯國際集成電路制造有限公司已經(jīng)將CadenceR Silicon Realization 產(chǎn)品作為其65納米參考流程4.1版本(Reference Flow 4.1)可制造性設(shè)計(DFM)以及低功耗技術(shù)的核心。以 Cadence Encounter Digital Implementation System 為基礎(chǔ)，兩家公司合作為65納米系統(tǒng)級芯片(SoC)設(shè)計提供了一個完整的端到端的 Silicon Realization 流程。
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Cadence劉國軍：65nm及以下芯片設(shè)計要破傳統(tǒng)
- 幾年前，65nm芯片設(shè)計項目已經(jīng)在中國陸續(xù)開展起來。中國芯片設(shè)計企業(yè)已逐步具備65nm芯片的設(shè)計能力。同時，由于65nm與以往更大特征尺寸的設(shè)計項目確實有很大不同，因此，對一些重要環(huán)節(jié)需要產(chǎn)業(yè)上下游共同關(guān)注。 關(guān)注一 如何確保IP質(zhì)量 雖然IP問題與65nm芯片設(shè)計并不直接相關(guān)，由于他們的一些客戶在實際設(shè)計項目中遇到的比較大的問題之一就是IP質(zhì)量問題，因此應(yīng)該引起業(yè)界的關(guān)注。 隨著芯片設(shè)計采用更先進(jìn)的工藝技術(shù)，芯片規(guī)模越來越大，對IP的需求越來越多。 目前不同IP來源，不同代工
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Cadence與ARM合作開發(fā)ARM優(yōu)化型系統(tǒng)實現(xiàn)方案
- 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司今天宣布拓展其與ARM的合作關(guān)系，為ARM處理器開發(fā)一個優(yōu)化的系統(tǒng)實現(xiàn)解決方案，將實現(xiàn)端到端的流程，包括一個全套的可互用型工具、ARM® 處理器和實體IP、內(nèi)置Linux到GDSII的方法學(xué)與服務(wù)。為了加快該解決方案的采用，Cadence將會提供完善的補充材料，如指南手冊與學(xué)習(xí)材料，包括兩本方法學(xué)參考書，并拓展服務(wù)、方法學(xué)與培訓(xùn)機構(gòu)的生態(tài)系統(tǒng)。 “軟件復(fù)雜性的不斷攀升驅(qū)使系統(tǒng)成本的提升，業(yè)界領(lǐng)先企業(yè)需要聯(lián)合起來，提供可靠而節(jié)約
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國民技術(shù)選擇Cadence作為先進(jìn)工藝系統(tǒng)SOC設(shè)計的優(yōu)選供應(yīng)商
- 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司今天宣布，中國領(lǐng)先的無工廠IC設(shè)計企業(yè)國民技術(shù)股份有限公司在對Cadence® Virtuoso®、Encounter®、以及系統(tǒng)級封裝(SiP)技術(shù)進(jìn)行了縝密的評估后，認(rèn)為Cadence技術(shù)和方法學(xué)的強大組合，可幫助國民技術(shù)更好地實現(xiàn)在先進(jìn)工藝條件下，復(fù)雜的系統(tǒng)級SOC的高品質(zhì)設(shè)計。寄予這樣的評估國民技術(shù)選擇Cadence公司作為公司設(shè)計的EDA優(yōu)選供應(yīng)商，應(yīng)用其EDA軟件開發(fā)安全、通信電子市場尖端的系統(tǒng)級芯片(SoC)。 國
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Cadence針對28納米工藝為TSMC模擬/混合信號設(shè)計參考流程1.0版提供廣泛支持
- 全球電子設(shè)計創(chuàng)新領(lǐng)導(dǎo)廠商Cadence設(shè)計系統(tǒng)公司今天宣布，支持臺灣積體電路制造股份有限公司 (以下簡稱TSMC) 模擬/混合信號(以下簡稱AMS)設(shè)計參考流程1.0版，以實現(xiàn)先進(jìn)的28納米工藝技術(shù)。Cadence與TSMC在這項全新設(shè)計參考流程上的合作，將可協(xié)助促進(jìn)高級混合信號設(shè)計的上市時間，幫助降低在設(shè)計基礎(chǔ)架構(gòu)的多余投資，并提高投資回報率。 “與Cadence之間的合作伙伴關(guān)系，是客戶實現(xiàn)高級模擬/混合信號設(shè)計成功不可或缺的一環(huán)，”TSMC設(shè)計方法與服務(wù)行銷副處長T
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Cadence使用最新開放型綜合平臺加快SoC實現(xiàn)，降低成本
- Cadence設(shè)計系統(tǒng)公司今天發(fā)布Cadence Open Integration Platform，該平臺能夠顯著降低SoC開發(fā)成本，提高質(zhì)量并加快生產(chǎn)進(jìn)度。Cadence Open Integration Platform是支持其新一代應(yīng)用驅(qū)動式開發(fā)的EDA360愿景的一個關(guān)鍵支柱，包含公司自身及其產(chǎn)業(yè)鏈參與者提供的面向集成而優(yōu)化的IP、全新Cadence Integration Design Environment 以及按需集成服務(wù)。Cadence混合信號(模擬與數(shù)字)設(shè)計、驗證與實現(xiàn)產(chǎn)品與解決
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Cadence推出驗證計算平臺加快系統(tǒng)開發(fā)時間并提高其質(zhì)量
- 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司今天公布了第一款全集成高性能驗證計算平臺，稱為Palladium XP，它在一個統(tǒng)一的驗證環(huán)境中綜合了模擬(Simulation)、加速(Acceleration)與仿真(Emulation)。這種高度可擴(kuò)展的Palladium XP驗證計算平臺是為了支持下一代設(shè)計而開發(fā)的，讓設(shè)計與驗證團(tuán)隊能夠更快地完善他們的軟硬件環(huán)境，在更短的時間內(nèi)生產(chǎn)出更高質(zhì)量的嵌入式系統(tǒng)。 Cadence® Palladium® XP 最高支持20億門的設(shè)
- 關(guān)鍵字： Cadence EDA設(shè)計 驗證計算平臺 Palladium
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Cadence Design Systems Inc.是全球最大的電子設(shè)計技術(shù)(Electronic Design Technologies)、程序方案服務(wù)和設(shè)計服務(wù)供應(yīng)商。其解決方案旨在提升和監(jiān)控半導(dǎo) [ 查看詳細(xì) ]
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