cpld／fpga 文章進(jìn)入cpld／fpga技術(shù)社區(qū)

基于DSP+CPLD的伺服控制卡的設(shè)計(jì)

　　0 引言　　隨著先進(jìn)制造技術(shù)的迅速發(fā)展，對(duì)運(yùn)動(dòng)控制的精度要求也越來越高，而運(yùn)動(dòng)伺服控制系統(tǒng)的性能很大程度上取決于伺服控制算法，通過運(yùn)動(dòng)控制與智能控制的融合，從改進(jìn)傳統(tǒng)的PID控制，到現(xiàn)代的最優(yōu)控制、自適應(yīng)控制、智能控制技術(shù)，應(yīng)用先進(jìn)的智能控制策略達(dá)到高質(zhì)量的運(yùn)動(dòng)控制效果，已經(jīng)成為當(dāng)前研究的一個(gè)熱點(diǎn)。　　由于運(yùn)動(dòng)伺服控制系統(tǒng)中存在負(fù)載模型參數(shù)的變化，機(jī)械摩擦、電機(jī)飽和等非線性因素，造成受控對(duì)象的非線性和模型不確定性，使得需要依靠精確的數(shù)學(xué)模型，系統(tǒng)模型參數(shù)的常規(guī)PID控制很難獲得超高精度、快響
關(guān)鍵字： DSP CPLD

基于FPGA的三軸伺服控制器的設(shè)計(jì)優(yōu)化

　　目前伺服控制器的設(shè)計(jì)多以DSP或MCU為控制核心，但DSP的靈活性不如FPGA，且在某些環(huán)境比較惡劣的條件如高溫高壓下DSP的應(yīng)用效果會(huì)大打折扣，因此以FPGA為控制核心，對(duì)應(yīng)用于機(jī)載三軸伺服控制平臺(tái)的控制器進(jìn)行了設(shè)計(jì)與優(yōu)化。　　1 總體方案　　FPGA(Field-Prograromable Gate Array，現(xiàn)場(chǎng)可編程門陣列)是在PAL，GAL，CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。FPGA采用了邏輯單元陣列LCA(Logic Cell Array)這樣一個(gè)概念，內(nèi)部包括可配置
關(guān)鍵字： FPGA 伺服控制器

基于CPLD的編碼器解碼接口、PWM輸出方案及其在運(yùn)動(dòng)控制卡和伺服驅(qū)動(dòng)器中的應(yīng)用

　　引言　　在數(shù)控機(jī)床或其他數(shù)控設(shè)備中，往往都會(huì)用到光柵尺或編碼器等位置傳感部件，用以來測(cè)量機(jī)械運(yùn)動(dòng)部件的實(shí)際運(yùn)動(dòng)位置及速度信息。那么光柵尺或編碼器測(cè)量到的數(shù)值，就需要專門的接收部件來處理。一般的編碼器輸出的信號(hào)是AB(或ABZ)相正交編碼信號(hào)，之所以這樣編碼也是為了將方向信息加入碼流，同時(shí)也有利抗干擾等方面的處理。因此在接收這個(gè)信號(hào)時(shí)就需要專門的解碼接口電路，將所得的數(shù)據(jù)也就是實(shí)際運(yùn)動(dòng)位置/位置信息傳遞給處理單元，或通過總線(比如PCI)傳遞給數(shù)控設(shè)備的中央控制系統(tǒng)中，讓控制系統(tǒng)的軟硬件根據(jù)測(cè)來的實(shí)
關(guān)鍵字： PWM CPLD

基于FPGA的伺服驅(qū)動(dòng)器分周比設(shè)計(jì)與實(shí)現(xiàn)

　　引言　　電動(dòng)機(jī)是各類數(shù)控機(jī)床的重要執(zhí)行部件。要實(shí)現(xiàn)對(duì)電動(dòng)機(jī)的精確位置控制，轉(zhuǎn)子的位置必須能夠被精確的檢測(cè)出來。光電編碼器是目前最常用的檢測(cè)器件。光電編碼器分為增量式、絕對(duì)式和混合式。其中，增量式以其構(gòu)造簡(jiǎn)單，機(jī)械壽命長(zhǎng)，易實(shí)現(xiàn)高分辨率等優(yōu)點(diǎn)，已被廣泛采用。增量式光電編碼器輸出有A，B，Z三相信號(hào)，其中A相和B相相位相差90°，Z相是編碼器的“零位”，每轉(zhuǎn)只輸出一個(gè)脈沖。在應(yīng)用中，經(jīng)常需要對(duì)A相、B相正交脈沖按照一定的比例，即分周比進(jìn)行分頻。分頻的難點(diǎn)是，無論設(shè)定分
關(guān)鍵字： FPGA VHDL

小梅哥和你一起深入學(xué)習(xí)FPGA之?dāng)?shù)碼鐘（下）

　　圖中存在較多的模塊，因此在此將每個(gè)模塊的功能做簡(jiǎn)單介紹：　　另外，Clock_Control模塊為綜合模塊，內(nèi)部包含了時(shí)、分、秒、時(shí)鐘計(jì)數(shù)器模塊和時(shí)間設(shè)定模塊，該模塊的內(nèi)部結(jié)構(gòu)這里小梅哥不做過多介紹，詳細(xì)請(qǐng)參看代碼。　　五、代碼組織方式　　本實(shí)驗(yàn)主要學(xué)習(xí)由頂向下的設(shè)計(jì)流程，代碼均為常見風(fēng)格，這里不多做介紹。希望讀者能夠通過代碼架構(gòu)，學(xué)習(xí)領(lǐng)會(huì)這種自頂向下的設(shè)計(jì)結(jié)構(gòu)的優(yōu)勢(shì)。　　六、關(guān)鍵代碼解讀　　本設(shè)計(jì)中，頂層模塊主要實(shí)現(xiàn)了各個(gè)模塊的例化和數(shù)碼管顯示使能的多路控制，相信看了圖4
關(guān)鍵字： FPGA 數(shù)碼鐘

FPGA、CPU、DSP的競(jìng)爭(zhēng)與融合

　　對(duì)FPGA技術(shù)來說，早期研發(fā)在5年前就已開始嘗試采用多核和硬件協(xié)處理加速技術(shù)朝系統(tǒng)并行化方向發(fā)展。在實(shí)際設(shè)計(jì)中，F(xiàn)PGA已經(jīng)成為CPU的硬件協(xié)加速器，很多芯片廠商采用了硬核或軟核CPU+FPGA的模式，今后這一趨勢(shì)也將繼續(xù)下去。　　CPU+FPGA模式的興起　　賽靈思根據(jù)市場(chǎng)需求，率先于2010年4月28日發(fā)布了集成ARM Cortex-A9CPU和28nmFPGA的可擴(kuò)展式處理平臺(tái)(Extensible Processing Platform)架構(gòu)。　　該公司全球市場(chǎng)營(yíng)銷及業(yè)務(wù)開發(fā)高級(jí)副
關(guān)鍵字： FPGA DSP

基于FPGA的結(jié)構(gòu)光圖像中心線提取

在線結(jié)構(gòu)光視覺三維測(cè)量系統(tǒng)中，為了實(shí)現(xiàn)對(duì)結(jié)構(gòu)光圖像線條紋中心的實(shí)時(shí)高精度提取，本文采用了極值法、閾值法和灰度重心法相結(jié)合的中心線提取方法。利用現(xiàn)場(chǎng)可編程門陣列器件(FPGA)的流水線技術(shù)以及并行技術(shù)的硬件設(shè)計(jì)來完成運(yùn)算，保證了光條紋中心點(diǎn)的實(shí)時(shí)準(zhǔn)確提取。實(shí)驗(yàn)表明采用FPGA 實(shí)現(xiàn)圖像處理的專用算法能滿足圖像數(shù)據(jù)進(jìn)行實(shí)時(shí)準(zhǔn)確提取的要求。
關(guān)鍵字：結(jié)構(gòu)光圖像中心線提取 FPGA 201506

基于FPGA的PCM-FM遙測(cè)中頻接收機(jī)設(shè)計(jì)與實(shí)現(xiàn)

本文設(shè)計(jì)實(shí)現(xiàn)了一款基于FPGA的PCM-FM遙測(cè)中頻接收機(jī)，在FPGA中實(shí)現(xiàn)遙測(cè)信號(hào)解調(diào)、位同步、幀同步等功能，系統(tǒng)碼速率、幀長(zhǎng)、幀同步碼可靈活設(shè)置。接收機(jī)硬件結(jié)構(gòu)簡(jiǎn)單，主要包括FPGA、ADC、電源轉(zhuǎn)換芯片、USB接口芯片等常用器件，可單板實(shí)現(xiàn)，達(dá)到低成本、小型化設(shè)計(jì)要求。性能測(cè)試表明，中頻接收機(jī)滿足設(shè)計(jì)指標(biāo)要求，目前該接收機(jī)已服務(wù)于多個(gè)項(xiàng)目。
關(guān)鍵字：遙測(cè)系統(tǒng) 中頻接收機(jī) 位同步幀同步 FPGA 201506

一種低誤碼率的ADS-B接收機(jī)的設(shè)計(jì)

針對(duì)廣播式自動(dòng)相關(guān)監(jiān)控(ADS-B)接收機(jī)存在高誤碼率的問題，設(shè)計(jì)一種基于FPGA的ADS-B接收機(jī)，通過ADC電路轉(zhuǎn)換解調(diào)后的模擬信號(hào)為數(shù)字信號(hào)，并利用FPGA的并行處理的特點(diǎn)，采用流水線方式處理ADS-B信號(hào);利用有關(guān)數(shù)字濾波和數(shù)字信號(hào)提取算法，計(jì)算得到ADS-B信息，并經(jīng)過PL2303HX發(fā)送電腦上位機(jī)中。實(shí)驗(yàn)結(jié)果證明，可以較好地完成1090MHz ES ADS-B信號(hào)的接收，實(shí)現(xiàn)了內(nèi)部數(shù)字信號(hào)濾波算法和CRC校驗(yàn)，有效地降低設(shè)備的誤碼率。
關(guān)鍵字： ADS-B FPGA 1090MHz 201506

零基礎(chǔ)學(xué)FPGA （十九）探秘SOPC

　　今天是來北京的第8天了，想想過的蠻快的，在這8天里呢，由于這邊正在開SOPC的課程，自己對(duì)這方面之前只是了解過，知道有SOPC這回事，但是從來沒有接觸過，正好有這個(gè)機(jī)會(huì)讓我蹭了幾天的課，算是對(duì)這東西有了深入的了解吧。課程講的很快，短短4天的功夫就從入門講到了我認(rèn)為比較難懂的方面，不過還好，經(jīng)過我這幾天的消化，之前也有點(diǎn)基礎(chǔ)，理解一下還是沒什么問題的，只不過讓我去操作一個(gè)有點(diǎn)難度的外設(shè)的話，我估計(jì)還得下點(diǎn)功夫了~ 　　講SOPC的郝老師跟我住一個(gè)屋，郝老師人很不錯(cuò)，也很年輕，也是個(gè)90后，這幾天跟著郝
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Altera推出新套件加速FPGA和SoC設(shè)計(jì)

　　Altera推出Quartus II軟體新套件--Spectra-Q。以提高下一代可程式化元件的設(shè)計(jì)效能，縮短產(chǎn)品面市時(shí)間。新產(chǎn)品能縮短編譯時(shí)間，提供通用、快速追蹤設(shè)計(jì)輸入和置入式IP整合特性，令采用現(xiàn)場(chǎng)可編程閘陣列(FPGA)和系統(tǒng)單晶片(SoC)的設(shè)計(jì)快馬加鞭，使用者可在更高抽象層級(jí)上設(shè)計(jì)與實(shí)現(xiàn)，大幅縮短設(shè)計(jì)時(shí)間。　　Altera軟體和IP市場(chǎng)資深總監(jiān)Alex Grbic表示，F(xiàn)PGA和SoC具有數(shù)百萬個(gè)邏輯單元的元件，支援幾百種介面的通訊協(xié)定，提供新的硬式核心功能模組，提高元件的功能，因此須
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Altera經(jīng)過認(rèn)證的28 nm FPGA、SoC和工具流加速IEC 61508兼容設(shè)計(jì)

　　Altera公司(NASDAQ: ALTR)今天宣布，為使用Altera現(xiàn)場(chǎng)可編程門陣列(FPGA)的系統(tǒng)設(shè)計(jì)人員提供最新版本的工業(yè)功能安全數(shù)據(jù)套裝(第3版)。安全套裝提供TÜV Rheinland認(rèn)證的工具流、IP和包括Cyclone V FPGA在內(nèi)的器件，使得支持IEC 61508的安全完整性等級(jí)3 (SIL3)的工業(yè)安全解決方案產(chǎn)品能夠更迅速面市。　　在工業(yè)安全強(qiáng)制要求下，工業(yè)設(shè)備必須經(jīng)過認(rèn)證以確保承載安全功能的電氣、電子和可編程電子系統(tǒng)滿足工業(yè)標(biāo)準(zhǔn)安全指南。一般而言，這類產(chǎn)品必
關(guān)鍵字： Altera FPGA

Altera經(jīng)過認(rèn)證的28 nm FPGA、SoC和工具流加速IEC 61508兼容設(shè)計(jì)

　　Altera公司今天宣布，為使用Altera現(xiàn)場(chǎng)可編程門陣列(FPGA)的系統(tǒng)設(shè)計(jì)人員提供最新版本的工業(yè)功能安全數(shù)據(jù)套裝(第3版)。安全套裝提供TÜV Rheinland認(rèn)證的工具流、IP和包括Cyclone V FPGA在內(nèi)的器件，使得支持IEC 61508的安全完整性等級(jí)3 (SIL3)的工業(yè)安全解決方案產(chǎn)品能夠更迅速面市。　　在工業(yè)安全強(qiáng)制要求下，工業(yè)設(shè)備必須經(jīng)過認(rèn)證以確保承載安全功能的電氣、電子和可編程電子系統(tǒng)滿足工業(yè)標(biāo)準(zhǔn)安全指南。一般而言，這類產(chǎn)品必須符合IEC 61508
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易于工程實(shí)現(xiàn)的脈沖信號(hào)實(shí)時(shí)測(cè)頻算法

　　脈沖信號(hào)是現(xiàn)代雷達(dá)主要采用的信號(hào)形式，脈沖信號(hào)頻率測(cè)量是雷達(dá)偵察中不可或缺的環(huán)節(jié)，對(duì)雷達(dá)對(duì)抗起著重要的作用。數(shù)字化處理是雷達(dá)對(duì)抗系統(tǒng)發(fā)展的趨勢(shì)之一，常用的數(shù)字測(cè)頻方法包括過零點(diǎn)檢測(cè)法、相位差分法、快速傅里葉變換( FFT)法和現(xiàn)代譜估計(jì)法。其中FFT法工程可實(shí)現(xiàn)性強(qiáng)，實(shí)時(shí)性好，且適用于寬帶偵收，因此在工程中得到廣泛應(yīng)用。　　本文以時(shí)寬較短( 0. 2～1μs)的正弦波脈沖信號(hào)為研究對(duì)象，分析了傳統(tǒng)FFT測(cè)頻法的不足之處，從工程應(yīng)用角度分析了提高測(cè)頻精度的改進(jìn)方法，并提出了基于FPGA的全數(shù)字
關(guān)鍵字：脈沖信號(hào) FPGA

小梅哥和你一起深入學(xué)習(xí)FPGA之?dāng)?shù)碼鐘（上）

　　一、實(shí)驗(yàn)?zāi)康? 　　實(shí)現(xiàn)數(shù)碼時(shí)鐘的功能，要求能夠進(jìn)行24時(shí)制時(shí)、分、秒的顯示，并能夠通過按鍵調(diào)整時(shí)間。　　二、實(shí)驗(yàn)原理　　通過對(duì)系統(tǒng)時(shí)鐘進(jìn)行計(jì)數(shù)，獲得1S的標(biāo)準(zhǔn)信號(hào)，再以該信號(hào)為基礎(chǔ)，進(jìn)行時(shí)、分、秒的計(jì)數(shù)，通過數(shù)碼管將該計(jì)數(shù)值顯示出來，即可實(shí)現(xiàn)數(shù)字鐘的功能。同時(shí)可以使用獨(dú)立按鍵對(duì)時(shí)、分、秒計(jì)數(shù)器的初始值進(jìn)行設(shè)置，即可實(shí)現(xiàn)時(shí)間的設(shè)定。　　三、硬件設(shè)計(jì) 　　本實(shí)驗(yàn)硬件電路簡(jiǎn)單，用到了8個(gè)數(shù)碼管和4個(gè)獨(dú)立按鍵。硬件電路如下：　　　　圖3-1 數(shù)字鐘電路　　
關(guān)鍵字： FPGA 數(shù)碼鐘