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cpld-jtag接口文章進(jìn)入cpld-jtag接口技術(shù)社區(qū)

采用單片機(jī)和CPLD控制的任意波形發(fā)生器的設(shè)計(jì)

在電子工程設(shè)計(jì)與測(cè)試中，常常需要一些復(fù)雜的、具有特殊要求的信號(hào)，要求其波形可任意產(chǎn)生，頻率方便可調(diào)。結(jié)合 ...
關(guān)鍵字：單片機(jī) CPLD 任意波形發(fā)生器

PCI總線從設(shè)備接口的CPLD實(shí)現(xiàn)

摘要提出了一種PCI總線從設(shè)備的CPLD實(shí)現(xiàn)方法。該方法遵從PCI規(guī)范2．2版，實(shí)現(xiàn)了資源自動(dòng)配置并且支持?jǐn)?shù)據(jù)突發(fā)傳輸。試驗(yàn)證明該方法的有效性，其突發(fā)傳輸速率可達(dá)20 MBmiddot;s-1。
關(guān)鍵詞 PCI總線；從設(shè)備接口；C
關(guān)鍵字： CPLD PCI 總線設(shè)備

Altium與Altera發(fā)布全新在線元件資源和軟件支持

下一代電子設(shè)計(jì)軟件與服務(wù)開(kāi)發(fā)商Altium公司近日宣布為Altera的Stratix IV FPGA和MAX V CPLD器件產(chǎn)品系列的板級(jí)元件提供全新的器件和升級(jí)，通過(guò)Altium的生態(tài)系統(tǒng)AltiumLive即可在線獲得。與此同時(shí)，在Altium的一體化電子設(shè)計(jì)系統(tǒng)Altium Designer 10最近一次升級(jí)中，也同期發(fā)布了對(duì)于Altera Stratix IV FPGA和MAX V CPLD的器件支持。
關(guān)鍵字： Altium FPGA CPLD

CPLD擴(kuò)展51單片機(jī)尋址范圍

引言：受其內(nèi)部資源的限制，在很多應(yīng)用中，單片機(jī)需要在片外擴(kuò)展相關(guān)資源，如程序存儲(chǔ)器，數(shù)據(jù)存儲(chǔ)器，IO口，以及中斷源等等。一般情況下51單片機(jī)地址線為16根（P0及P2），因此其地址空間為，也即64K?？紤]到某些不需
關(guān)鍵字： CPLD 51單片機(jī) 尋址

基于CPLD/DSP的賽車(chē)全電防滑剎車(chē)控制器設(shè)計(jì)

1 引言賽車(chē)剎車(chē)系統(tǒng)是賽車(chē)系統(tǒng)上具有相對(duì)獨(dú)立功能的子系統(tǒng),其作用是承受賽車(chē)的靜態(tài)重量、動(dòng)態(tài)沖擊載荷以及吸收賽車(chē)剎車(chē)時(shí)的動(dòng)能,實(shí)現(xiàn)賽車(chē)的制動(dòng)與控制。其性能的好壞直接影響到賽車(chē)的快速反應(yīng)、安全制動(dòng)和生存能力,進(jìn)
關(guān)鍵字： CPLD DSP 防滑剎車(chē)控制器

利用單片機(jī)和CPLD實(shí)現(xiàn)直接數(shù)字頻率合成（DDS）

直接數(shù)字頻率合成（DDS）技術(shù)是美國(guó)學(xué)者J.Tierncy，C.M.Rader和B.Gold在1971年首次提出的。這是一種全數(shù)字技術(shù)，該技術(shù)從相位概念出發(fā)直接合成所需要的波形。同傳統(tǒng)的頻率合成技術(shù)相比，DDS技術(shù)具有很多優(yōu)點(diǎn)：頻率切
關(guān)鍵字：頻率合成 DDS 數(shù)字直接單片機(jī) CPLD 實(shí)現(xiàn) 利用

數(shù)控系統(tǒng)中基于CPLD的步進(jìn)電機(jī)驅(qū)動(dòng)模塊的設(shè)計(jì)

摘要：介紹一種采用大規(guī)模可編程邏輯器件CPLD來(lái)控制步進(jìn)電機(jī)的方法，對(duì)電機(jī)的控制方式為四相八拍。通過(guò)對(duì)CPLD進(jìn)行編程，從而對(duì)電機(jī)達(dá)到啟動(dòng)，停止，正轉(zhuǎn)，反轉(zhuǎn)的控制。采用的編程語(yǔ)言為VHDL語(yǔ)言，使用的編程環(huán)境為MA
關(guān)鍵字： CPLD 數(shù)控系統(tǒng) 步進(jìn)電機(jī) 驅(qū)動(dòng)模塊

用CPLD實(shí)現(xiàn)單片機(jī)與ISA總線并行通信

摘要：用ALTERA公司MAX7000系列CPLD芯片實(shí)現(xiàn)單片機(jī)與PC104 ISA總線接口之間的并行通信，給出系統(tǒng)設(shè)計(jì)方法及程序 ...
關(guān)鍵字： CPLD ISA總線并行通信

基于CPLD的ST-BUS總線收發(fā)模塊設(shè)計(jì)與實(shí)現(xiàn)

引言現(xiàn)代電信系統(tǒng)已發(fā)展為一個(gè)龐大的綜合化數(shù)字網(wǎng)絡(luò)，除了提供傳統(tǒng)電話(huà)服務(wù)外，也提供多種數(shù)據(jù)接入服務(wù)，其典型應(yīng)用是為其它專(zhuān)用通信系統(tǒng)提供數(shù)據(jù)中繼服務(wù)。因E1信號(hào)接入方式簡(jiǎn)單，一般電信交換機(jī)都會(huì)預(yù)留部分E1接入
關(guān)鍵字： ST-BUS CPLD 總線收發(fā)

用CPLD創(chuàng)建具有彈性指令集的微控制器

從消費(fèi)類(lèi)產(chǎn)品到通信產(chǎn)品，微處理器都有著非常廣泛的應(yīng)用。目前流行的8位微處理器不僅能夠完成高運(yùn)算量的任務(wù)，而且成本很低，因此取得了巨大成功。微處理器非常擅長(zhǎng)于有序處理和各種非實(shí)時(shí)的任務(wù)，典型的工作速度在2
關(guān)鍵字： CPLD 彈性指令集微控制器

用CPLD實(shí)現(xiàn)DSP與背板VME總線之間的連接

1 引言CPLD是一種用戶(hù)可以根據(jù)自行需要而自己能夠設(shè)計(jì)構(gòu)造其邏輯功能的數(shù)字集成電路系統(tǒng),實(shí)現(xiàn)了硬件設(shè)計(jì)的軟件化。CPLD具有豐富的可編程I/O引腳，具有在系統(tǒng)可編程( In System programmability)、使用方便靈活的的特
關(guān)鍵字： CPLD DSP VME 背板

CPLD與16C554在航空發(fā)動(dòng)機(jī)參數(shù)采集器中的應(yīng)用

0 引言

隨著航空工業(yè)和計(jì)算機(jī)工業(yè)的飛速發(fā)展，傳統(tǒng)的機(jī)械式儀表已經(jīng)逐漸被數(shù)字顯示儀表所替代，嵌入式系統(tǒng)越來(lái)越多地應(yīng)用于航空儀表之中。航空發(fā)動(dòng)機(jī)是飛機(jī)上最重要的部件之一，需要測(cè)量的數(shù)據(jù)較多，而其各項(xiàng)參數(shù)
關(guān)鍵字： 16C554 CPLD 航空發(fā)動(dòng)機(jī) 參數(shù)采集器

裝入CPLD/FPGA的步進(jìn)電機(jī)運(yùn)動(dòng)控制器與驅(qū)動(dòng)器

本設(shè)計(jì)實(shí)例進(jìn)一步拓展了以前將步進(jìn)電機(jī)驅(qū)動(dòng)器集成到CPLD中的設(shè)計(jì)（參考文獻(xiàn)1）。本實(shí)例不僅集成了驅(qū)動(dòng)器，而且還集成了一個(gè)簡(jiǎn)單的單軸步進(jìn)電機(jī)運(yùn)動(dòng)控制器。根據(jù)CPLD大小，可以將多個(gè)運(yùn)動(dòng)控制器設(shè)計(jì)到單一設(shè)備中。例如
關(guān)鍵字：控制器驅(qū)動(dòng)器運(yùn)動(dòng) 電機(jī) CPLD/FPGA 步進(jìn) 裝入

基于CPLD/FPGA的VHDL電路優(yōu)化設(shè)計(jì)

基于CPLD/FPGA的VHDL電路優(yōu)化設(shè)計(jì),VHDL(Very High Speed Integrated Circuit Hardware Description Language)是IEEE工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，是隨著可編程邏輯器件(PLD)的發(fā)展而發(fā)展起來(lái)的。它是一種面向設(shè)計(jì)、多層次的硬件描述語(yǔ)言，是集行為描述、RTL
關(guān)鍵字：優(yōu)化設(shè)計(jì) 電路 VHDL CPLD/FPGA 基于

基于DSP CPLD信號(hào)采集系統(tǒng)通訊接口設(shè)計(jì)

電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場(chǎng)中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
關(guān)鍵字： DSP 信號(hào)采集系統(tǒng) CPLD

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cpld-jtag接口介紹

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cpld-jtag接口電路

利用CPLD實(shí)現(xiàn)多路數(shù)據(jù)采集
CPLD單穩(wěn)態(tài)電子電路設(shè)計(jì)詳解
采用CPLD電器定時(shí)開(kāi)關(guān)控制系統(tǒng)電路
單片機(jī)驅(qū)動(dòng)CPLD的PWM正弦信號(hào)發(fā)生器設(shè)計(jì)

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Altera FPGA_CPLD設(shè)計(jì)（實(shí)例源代碼）
Altera FPGA CPLD學(xué)習(xí)筆記
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CPLD技術(shù)及其應(yīng)用.pdf
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