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Altera Stratix IV GT FPGA與QSFP實現(xiàn)互操作性
- Altera 公司今天宣布其Stratix® IV GT FPGA 實現(xiàn)了與Avago公司 的 40G 四通道小型可插拔 (QSFP) 光學模塊的互操作性。QSFP 光學模塊在單條光纖電纜鏈路上數(shù)據(jù)速率為 40-Gbps。利用 Stratix IV GT FPGA 中特有的 11.3-Gbps 嵌入式收發(fā)器,設(shè)計人員現(xiàn)在可以運用 FPGA 的靈活性和性能優(yōu)勢在其線卡中將 40G QSFP 光學模塊橋接到其它器件,從而增加總系統(tǒng)帶寬。 QSFP 是一些計算及電信應(yīng)用中使用的高性能交換機、路
- 關(guān)鍵字: Altera FPGA Stratix QSFP
DSP內(nèi)嵌PLL中的CMOS壓控環(huán)形振蕩器設(shè)計
- DSP內(nèi)嵌PLL中的CMOS壓控環(huán)形振蕩器設(shè)計,本文設(shè)計了一種應(yīng)用于DSP內(nèi)嵌鎖相環(huán)的低功耗、高線性CM0S壓控環(huán)形振蕩器。電路采用四級延遲單元能方便的獲得正交輸出時鐘,每級采用RS觸發(fā)結(jié)構(gòu)來產(chǎn)生差分輸出信號,在有效降低靜態(tài)功耗的同時.具有較好的抗噪聲能力。在延遲單元的設(shè)計時。綜合考慮了電壓控制的頻率范圍以及調(diào)節(jié)線性度,選擇了合適的翻轉(zhuǎn)點。 仿真結(jié)果表明.電路叮實現(xiàn)2MHz至90MHz的頻率調(diào)節(jié)范圍,在中心頻率附近具有很高的調(diào)節(jié)線性度,可完全滿足DSP芯片時鐘系統(tǒng)的要求。
- 關(guān)鍵字: 振蕩器 設(shè)計 環(huán)形 CMOS 內(nèi)嵌 PLL DSP
TMS320C6713B DSP的外部FLASH引導(dǎo)
- 電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
- 關(guān)鍵字: TMS320C6713B DSP Flash
FPGA和ARM的Profibus-DP主站通信平臺設(shè)計
- 摘要:提出一個使用FPGA和ARM微控制器實現(xiàn)Profibus-DP主站(1類)通信平臺的解決方案;解析了Profibus-DP通信協(xié)議,重點是令牌輪轉(zhuǎn)協(xié)議;給出了該主站通信平臺的系統(tǒng)構(gòu)建。該通信平臺可以獨立實現(xiàn)Profibus-DP主站(1類)
- 關(guān)鍵字: Profibus-DP FPGA ARM 通信
FPGA芯片在高速數(shù)據(jù)采集緩存系統(tǒng)中的應(yīng)用
- 摘要:給出了以FPGA為核心邏輯控制模塊的高性能數(shù)據(jù)采集系統(tǒng)的設(shè)計方法,并在QuartusII8.0集成環(huán)境中進行軟件設(shè)計和系統(tǒng)仿真,最后給出了新型緩存系統(tǒng)中主要功能模塊的仿真圖形。
關(guān)鍵詞:FPGA;高速;數(shù)據(jù)采集;緩 - 關(guān)鍵字: FPGA 芯片 高速數(shù)據(jù) 采集
基于Simulink的數(shù)據(jù)鏈系統(tǒng)仿真及性能分析
- 未來戰(zhàn)場必是網(wǎng)絡(luò)中心戰(zhàn)格局下的系統(tǒng)一體化作戰(zhàn),用于制導(dǎo)的武器數(shù)據(jù)鏈是其中重要一環(huán)。通常武器數(shù)據(jù)鏈用...
- 關(guān)鍵字: Simulink 數(shù)據(jù)鏈系統(tǒng) 仿真 FPGA
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