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三星擬以14納米FinFET制程 守住蘋(píng)果、進(jìn)攻臺(tái)積電
- 三星電子(Samsung Electronics)在稍早傳出開(kāi)始量產(chǎn)采用14納米FinFET制程技術(shù)的A9芯片，這對(duì)于三星來(lái)說(shuō)，在搶佔(zhàn)先進(jìn)微細(xì)制程市場(chǎng)以及與蘋(píng)果(Apple)合作關(guān)系上，可以說(shuō)是一箭雙雕。 據(jù)ET News報(bào)導(dǎo)，三星美國(guó)奧斯汀廠傳出已經(jīng)開(kāi)始量產(chǎn)采用14納米FinFET技術(shù)的蘋(píng)果A9。雖然美國(guó)奧斯汀廠以及韓國(guó)器興廠均擁有FinFET制程的產(chǎn)線，但由于為量產(chǎn)的第一階段，因此先由奧斯汀廠打頭陣。 此外分析指出，由于顧及次世代芯片性能資安以及供應(yīng)等問(wèn)題，奧斯汀廠是在蘋(píng)果的要求下首先
- 關(guān)鍵字： 三星 FinFET 14納米
AMD無(wú)望于2015年推出16nm FinFET芯片
- 時(shí)間一晃又到了2014年的12月份，在辛苦工作了一年之后，大家都在等待著合家團(tuán)圓，而IT行業(yè)也在醞釀著新的一年的改變。最新的消息是，AMD公司的“RedTeam”披露了其明年的APU和GPU規(guī)劃，其中最引人注意的，自然是制程工藝的轉(zhuǎn)變。然而外媒也指出，AMD的16納米FinFET設(shè)計(jì)在2015年登陸主流市場(chǎng)并無(wú)望。 AMD首席技術(shù)官M(fèi)arkPapermaster表示：“我公司的FinFET設(shè)計(jì)已經(jīng)起步，但我們并不會(huì)是任何前沿技術(shù)的首個(gè)使用者”。換言
- 關(guān)鍵字： AMD FinFET SoC
臺(tái)積16納米試產(chǎn)海思處理器明年7月量產(chǎn)
- 臺(tái)積電昨(12)日宣布，完成16納米主流制程FinFET+(鰭式場(chǎng)效晶體管強(qiáng)化版)全球首顆網(wǎng)通芯片及手機(jī)應(yīng)用處理器試產(chǎn)，預(yù)定本月完成所有可靠性試驗(yàn)，明年7月正式量產(chǎn)。 這是臺(tái)積電拓展先進(jìn)制程一大里程碑。業(yè)界認(rèn)為，正值三星再度與臺(tái)積電爭(zhēng)奪蘋(píng)果下世代A9處理器訂單之際，臺(tái)積電16納米FinFET+技術(shù)到位后，將進(jìn)一步拉大與三星差距，對(duì)臺(tái)積電而言，A9訂單「有如探囊取物」，最快明年夏天開(kāi)始投產(chǎn)A9芯片。 臺(tái)積電昨天不對(duì)單一客戶(hù)導(dǎo)入16納米制程狀況置評(píng)，強(qiáng)調(diào)明年底前，估計(jì)將完成近60件產(chǎn)品設(shè)計(jì)定案
- 關(guān)鍵字： 臺(tái)積電 FinFET+
14/16納米FinFET制程
- 行動(dòng)裝置如智慧型手機(jī)、平板電腦等應(yīng)用領(lǐng)域，對(duì)于半導(dǎo)體晶片的需求走到超低功耗，制程技術(shù)從28奈米制程，到20奈米制程，將于2015年進(jìn)入第一代3D設(shè)計(jì)架構(gòu)的FinFET制程，也就是14/16奈米世代。 臺(tái)積電2015年下半即將量產(chǎn)16奈米世代，英特爾、三星電子(Samsung Electronics)、GlobalFoundries將是14奈米制程世代，英特爾早一些量產(chǎn)，之后是三星，GlobalFoundries制程技術(shù)將屬于三星陣營(yíng)。 臺(tái)積電因?yàn)闉榇罂蛻?hù)蘋(píng)果生產(chǎn)20奈米制程晶片，因此16奈
- 關(guān)鍵字： 16納米 FinFET
Cadence IP組合和工具支持臺(tái)積電新的超低功耗平臺(tái)
- 全球知名的電子設(shè)計(jì)創(chuàng)新領(lǐng)導(dǎo)者Cadence設(shè)計(jì)系統(tǒng)公司今日宣布其豐富的IP組合與數(shù)字和定制/模擬設(shè)計(jì)工具可支持臺(tái)積電全新的超低功耗(ULP)技術(shù)平臺(tái)。該ULP平臺(tái)涵蓋了提供多種省電方式的多個(gè)工藝節(jié)點(diǎn)，以利于最新的移動(dòng)和消費(fèi)電子產(chǎn)品的低功耗需求。 為加速臺(tái)積電超低功耗平臺(tái)的技術(shù)發(fā)展，Cadence將包括存儲(chǔ)器、接口及模擬功能的設(shè)計(jì)IP遷移到此平臺(tái)。使用Cadence TensilicaÒ數(shù)據(jù)平面處理器，客戶(hù)可以從超低功耗平臺(tái)受益于各種低功耗DSP應(yīng)用，包括影像、永遠(yuǎn)在線的語(yǔ)音、面部識(shí)
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Cadence為臺(tái)積電16納米FinFET+ 制程推出一系列IP組合
- 全球知名的電子設(shè)計(jì)創(chuàng)新領(lǐng)導(dǎo)者Cadence設(shè)計(jì)系統(tǒng)公司今日宣布為臺(tái)積電16納米FinFET+ 制程推出一系列IP組合。 Cadence所提供的豐富IP組合能使系統(tǒng)和芯片公司在16納米FF+的先進(jìn)制程上相比于16納米FF工藝，獲得同等功耗下15%的速度提升、或者同等速度下30%的功耗節(jié)約。 目前在開(kāi)發(fā)16 FF+工藝的過(guò)程中，Cadence的IP產(chǎn)品組合包括了在開(kāi)發(fā)先進(jìn)制程系統(tǒng)單芯片中所需的多種高速協(xié)議，其中包括關(guān)鍵的內(nèi)存、存儲(chǔ)和高速互聯(lián)標(biāo)準(zhǔn)。IP將在2014年第四季度初通過(guò)測(cè)試芯片測(cè)試。有關(guān)IP
- 關(guān)鍵字： Cadence 臺(tái)積電 FinFET
Cadence數(shù)字與定制/模擬工具通過(guò)臺(tái)積電16FF+制程的認(rèn)證，并與臺(tái)積電合作開(kāi)發(fā)10納米FinFET工藝
- 全球知名電子設(shè)計(jì)創(chuàng)新領(lǐng)先公司Cadence設(shè)計(jì)系統(tǒng)公司今日宣布，其數(shù)字和定制/模擬分析工具已通過(guò)臺(tái)積電公司16FF+制程的V0.9設(shè)計(jì)參考手冊(cè)(Design Rule Manual，DRM) 與SPICE認(rèn)證，相比于原16納米FinFET制程，可以使系統(tǒng)和芯片公司通過(guò)此新工藝在同等功耗下獲得15%的速度提升、或者在同等速度下省電30%。目前16FF+ V1.0認(rèn)證正在進(jìn)行中，計(jì)劃于2014年11月實(shí)現(xiàn)。Cadence也和臺(tái)積電合作實(shí)施了16FF+ 制程定制設(shè)計(jì)參考流程的多處改進(jìn)。此外，Cadence也
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臺(tái)積電采用Cadence的16納米FinFET單元庫(kù)特性分析解決方案
- 全球知名電子設(shè)計(jì)創(chuàng)新領(lǐng)先公司Cadence設(shè)計(jì)系統(tǒng)公司，今日宣布臺(tái)積電采用了Cadence®16納米FinFET單元庫(kù)特性分析解決方案。由Cadence和臺(tái)積電共同研發(fā)的單元庫(kù)分析工具設(shè)置已在臺(tái)積電網(wǎng)站上線，臺(tái)積電客戶(hù)可以直接下載。該設(shè)置是以Cadence Virtuoso® Liberate® 特性分析解決方案和Spectre® 電路模擬器為基礎(chǔ)，并涵蓋了臺(tái)積電標(biāo)準(zhǔn)單元的環(huán)境設(shè)置和樣品模板。 利用本地的Spectre API整合方案，Liberate和Spect
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FinFET/3D IC引爆半導(dǎo)體業(yè)投資熱潮
- 鰭式場(chǎng)效電晶體(FinFET)及三維積體電路(3DIC)引爆半導(dǎo)體業(yè)投資熱潮。行動(dòng)裝置與物聯(lián)網(wǎng)(IoT)市場(chǎng)快速成長(zhǎng)，不僅加速半導(dǎo)體制程技術(shù)創(chuàng)新，晶圓廠、設(shè)備廠等業(yè)者亦加足馬力轉(zhuǎn)往3D架構(gòu)及FinFET制程邁進(jìn)，掀動(dòng)半導(dǎo)體產(chǎn)業(yè)龐大的設(shè)備與材料投資風(fēng)潮。 應(yīng)用材料集團(tuán)副總裁暨臺(tái)灣區(qū)總裁余定陸表示，3DIC及FinFET制程將持續(xù)引爆半導(dǎo)體業(yè)的投資熱潮，亦促使創(chuàng)新的設(shè)備材料陸續(xù)問(wèn)世。 應(yīng)用材料(AppliedMaterials)集團(tuán)副總裁暨臺(tái)灣區(qū)總裁余定陸表示，隨著行動(dòng)裝置的功能推陳出新，及聯(lián)
- 關(guān)鍵字： FinFET 半導(dǎo)體
應(yīng)用材料公司推出面向3D芯片結(jié)構(gòu)的先進(jìn)離子注入系統(tǒng)
- 應(yīng)用材料公司今天宣布全新推出Applied Varian VIISta® 900 3D系統(tǒng)。作為業(yè)內(nèi)領(lǐng)先的中電流離子注入設(shè)備，該系統(tǒng)專(zhuān)為2x納米以下節(jié)點(diǎn)的FinFET和3D NAND制程而開(kāi)發(fā)，具有超凡的控制能力，可以幫助高性能、高密度的復(fù)雜3D器件實(shí)現(xiàn)器件性能優(yōu)化，降低可變性，提高良率，是應(yīng)用材料公司在精密材料工程領(lǐng)域的又一重大突破。 VIISta 900 3D系統(tǒng)能有效提高離子束角度精度和束線形狀準(zhǔn)確度，并且還能夠出色的控制離子劑量和均勻性，從而幫助客戶(hù)實(shí)現(xiàn)制程的可重復(fù)性，優(yōu)化器件性
- 關(guān)鍵字： VIISta 900 3D 2x納米 FinFET
整體16/14納米FinFET設(shè)備訂單恐延一季
- Needham & Co.半導(dǎo)體設(shè)備分析師Edwin Mok 27日針對(duì)晶圓代工領(lǐng)域提出了透徹分析，認(rèn)為相關(guān)的半導(dǎo)體設(shè)備訂單有望在今(2014)年下半年攀高，但16/14奈米FinFET(鰭式場(chǎng)效電晶體)訂單卻將遞延一季。 barron`s.com報(bào)導(dǎo)，Mok發(fā)表研究報(bào)告指出，據(jù)了解晶圓代工廠格羅方德(GlobalFoundries;GF)正在提高紐約州Malta廠的20奈米制程產(chǎn)能，而三星電子(Samsung)也正在逐漸增加Austin廠的設(shè)備，這似乎支持了近來(lái)傳出的高通(Qualco
- 關(guān)鍵字： FinFET 14納米
應(yīng)用材料公司突破導(dǎo)線技術(shù)傳統(tǒng)瓶頸
- 應(yīng)用材料公司(AppliedMaterials)宣布其全新EnduraVolta化學(xué)氣相沈積(CVD)系統(tǒng)加入獨(dú)特的鈷金屬后，一舉突破導(dǎo)線技術(shù)傳統(tǒng)瓶頸，讓“摩爾定律”持續(xù)向下進(jìn)展到20納米。此外，應(yīng)材的EnduraVentura實(shí)體氣相沈積(PVD)系統(tǒng)不但成功協(xié)助客戶(hù)降低成本，更可制造出體積更小、耗能更低、性能更高的整合型3D芯片。 在強(qiáng)大技術(shù)創(chuàng)新突破的支持下，應(yīng)用材料公司在營(yíng)運(yùn)方面也頗有斬獲。應(yīng)用材料公司臺(tái)灣區(qū)總裁余定陸表示，拜半導(dǎo)體事業(yè)的蓬勃發(fā)展與應(yīng)用材料公司不
- 關(guān)鍵字： 應(yīng)用材料 FinFET
FinFET并非半導(dǎo)體演進(jìn)最佳選項(xiàng)
- 在歷史上，半導(dǎo)體產(chǎn)業(yè)的成長(zhǎng)仰賴(lài)制程節(jié)點(diǎn)每一次微縮所帶來(lái)的電晶體成本下降;但下一代晶片恐怕不會(huì)再伴隨著成本下降，這將會(huì)是半導(dǎo)體產(chǎn)業(yè)近20~30年來(lái)面臨的最嚴(yán)重挑戰(zhàn)。 具體來(lái)說(shuō)，新一代的20奈米塊狀高介電金屬閘極(bulk high-K metal gate，HKMG) CMOS制程，與16/14奈米 FinFET 將催生更小的電晶體，不過(guò)每個(gè)邏輯閘的成本也將高出目前的28奈米塊狀HKMG CMOS制程。此成本問(wèn)題部分源自于在新制程節(jié)點(diǎn)，難以維持高參數(shù)良率(parametric yields)以及低
- 關(guān)鍵字： FinFET 半導(dǎo)體
FinFET并非半導(dǎo)體演進(jìn)最佳選項(xiàng)
- 在歷史上，半導(dǎo)體產(chǎn)業(yè)的成長(zhǎng)仰賴(lài)制程節(jié)點(diǎn)每一次微縮所帶來(lái)的電晶體成本下降;但下一代晶片恐怕不會(huì)再伴隨著成本下降，這將會(huì)是半導(dǎo)體產(chǎn)業(yè)近20~30年來(lái)面臨的最嚴(yán)重挑戰(zhàn)。 具體來(lái)說(shuō)，新一代的20奈米塊狀高介電金屬閘極(bulk high-K metal gate，HKMG) CMOS制程，與16/14奈米 FinFET 將催生更小的電晶體，不過(guò)每個(gè)邏輯閘的成本也將高出目前的28奈米塊狀HKMG CMOS制程。此成本問(wèn)題部分源自于在新制程節(jié)點(diǎn)，難以維持高參數(shù)良率(parametric yields)以
- 關(guān)鍵字： FinFET 半導(dǎo)體
Cadence物理驗(yàn)證系統(tǒng)通過(guò)FinFET制程認(rèn)證
- 重點(diǎn)： ·?認(rèn)證確保精確性方面不受影響，并包含用于65納米至14納米FinFET制程的物理驗(yàn)證簽收的先進(jìn)技術(shù) ·?雙方共同的客戶(hù)可通過(guò)它與Cadence?Virtuoso及Encounter平臺(tái)的無(wú)縫集成進(jìn)行版圖設(shè)計(jì)和驗(yàn)證版圖 全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司今天宣布Cadence??Physical?Verification?System?(PVS)通過(guò)了GLOBALFOUNDRIES的認(rèn)證，可用于65納米
- 關(guān)鍵字： Cadence FinFET Virtuoso Encounte
finfet介紹
FinFET稱(chēng)為鰭式場(chǎng)效晶體管(FinField-effecttransistor；FinFET)是一種新的互補(bǔ)式金氧半導(dǎo)體(CMOS)晶體管，閘長(zhǎng)已可小于25奈米，未來(lái)預(yù)期可以進(jìn)一步縮小至9奈米，約是人類(lèi)頭發(fā)寬度的1萬(wàn)分之1。由于此一半導(dǎo)體技術(shù)上的突破，未來(lái)芯片設(shè)計(jì)人員可望能夠?qū)⒊?jí)計(jì)算機(jī)設(shè)計(jì)成只有指甲般大小。 FinFET源自于目前傳統(tǒng)標(biāo)準(zhǔn)的晶體管—場(chǎng)效晶體管 (Field-ef [ 查看詳細(xì) ]
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