全球知名的電子設(shè)計創(chuàng)新領(lǐng)導(dǎo)者Cadence設(shè)計系統(tǒng)公司今日宣布為臺積電16納米FinFET+ 制程推出一系列IP組合。 Cadence所提供的豐富IP組合能使系統(tǒng)和芯片公司在16納米FF+的先進制程上相比于16納米FF工藝，獲得同等功耗下15%的速度提升、或者同等速度下30%的功耗節(jié)約。

　　目前在開發(fā)16 FF+工藝的過程中，Cadence的IP產(chǎn)品組合包括了在開發(fā)先進制程系統(tǒng)單芯片中所需的多種高速協(xié)議，其中包括關(guān)鍵的內(nèi)存、存儲和高速互聯(lián)標(biāo)準(zhǔn)。IP將在2014年第四季度初通過測試芯片測試。有關(guān)IP產(chǎn)品和銷售時間的詳細(xì)信息，客戶可聯(lián)系Cadence當(dāng)?shù)氐匿N售人員

　　Cadence在今天還宣布了其針對16納米FinFET+制程的數(shù)字實現(xiàn)、簽收和定制/模擬設(shè)計工具已獲得臺積電認(rèn)證，詳細(xì)內(nèi)容，請點擊Click here

　　臺積電設(shè)計基礎(chǔ)架構(gòu)市場部高級總監(jiān)李碩表示：“我們16納米FinFET+制程對于下一代單芯片設(shè)計至關(guān)重要，它們平衡了設(shè)計中性能、功耗和面積的難題。作為臺積電長期可信任的合作伙伴，我們相信在這一新制程被廣泛采用的過程中，Cadence提供的驗證過的工具和IP會扮演非常重要的作用。”

　　Cadence高級副總裁和IP部門總經(jīng)理Martin Lund指出：“我們針對16納米FinFET+制程的豐富IP組合將使設(shè)計團隊能快速進入下一代系統(tǒng)單芯片的設(shè)計、并體驗到新FinFET制程的性能和功耗優(yōu)勢。”