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基于FPGA的腦機(jī)接口實(shí)時(shí)系統(tǒng)

給出了以FPGA為核心，實(shí)現(xiàn)基于瞬態(tài)視覺誘發(fā)電位的腦機(jī)接口實(shí)時(shí)系統(tǒng)的方案。該方案包括腦電采集電路、基于FPGA的VGA視覺刺激器和FPGA開發(fā)板三部分。用FPGA取代計(jì)算機(jī)，作為腦機(jī)接口的控制和信息處理器。利用VHDL編程，在FPGA中實(shí)時(shí)處理采集的腦電信號(hào)，提取并識(shí)別瞬態(tài)視覺誘發(fā)電位信號(hào)，轉(zhuǎn)換為控制命令，反饋給視覺刺激器。實(shí)驗(yàn)結(jié)果表明，本方案可以有效地實(shí)現(xiàn)腦機(jī)接口實(shí)時(shí)系統(tǒng)，并達(dá)到較高的正確率和通信速度。
關(guān)鍵字：腦機(jī)接口 VGA視覺刺激器 FPGA

獨(dú)立分量分析中NLPCA-RLS算法IP核的設(shè)計(jì)

為解決實(shí)時(shí)性盲信號(hào)分離的問題,基于獨(dú)立分量分析的模型,設(shè)計(jì)出了NLPCA-RLS算法的IP核。利用Simulink和DSP Builder對算法中用到的乘法器、查找表、狀態(tài)機(jī)等進(jìn)行建模,通過Quartus II綜合后在Altera FPGA器件中進(jìn)行硬件仿真。仿真實(shí)驗(yàn)分別采用人工生成的周期信號(hào)和真實(shí)的語音信號(hào)進(jìn)行驗(yàn)證。實(shí)驗(yàn)結(jié)果表明,該IP核能很好的完成瞬時(shí)混合模型中盲信號(hào)的分離,具有很強(qiáng)的實(shí)用性。
關(guān)鍵字： DSPBuilder IP核 FPGA

基于FPGA的鍵盤輸入累計(jì)存儲(chǔ)IP核的設(shè)計(jì)與驗(yàn)證

基于FPGA設(shè)計(jì)了一款通用鍵盤IP核,該核主要實(shí)現(xiàn)對鍵盤輸入信號(hào)的計(jì)算與存儲(chǔ)功能,并在quartusⅡ環(huán)境下使用VHDL語言,采用自頂向下設(shè)計(jì)方式,編輯生成RTL原理圖,并做了相關(guān)的時(shí)序仿真驗(yàn)證。經(jīng)驗(yàn)證此IP核具有較強(qiáng)的魯棒性和較高的反應(yīng)速度,可作為基礎(chǔ)輸入模塊,為其他模塊提供有力控制輸入與數(shù)據(jù)支持。
關(guān)鍵字：鍵盤IP核 VHDL FPGA

基于FPGA具有自適應(yīng)功能的數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)

為了滿足工業(yè)上數(shù)據(jù)采集的自適應(yīng)需要,本文采用FPGA設(shè)計(jì)實(shí)現(xiàn)了高速數(shù)據(jù)采集,整個(gè)系統(tǒng)分為高速數(shù)據(jù)采集模塊、數(shù)據(jù)緩沖模塊、數(shù)據(jù)存儲(chǔ)模塊。其中數(shù)據(jù)采集模塊對濾波放大后的輸入信號(hào)進(jìn)行采樣,采樣率可調(diào);數(shù)據(jù)緩沖模塊負(fù)責(zé)對采樣得到的數(shù)據(jù)進(jìn)行緩存:數(shù)據(jù)存儲(chǔ)模塊負(fù)責(zé)將緩存后的數(shù)據(jù)傳輸至存儲(chǔ)器進(jìn)行存儲(chǔ)。使用Quartus Ⅱ仿真工具對各子模塊功能進(jìn)行了時(shí)序仿真,最后介紹了本設(shè)計(jì)中制作的兩塊電路板并加以調(diào)試,測試結(jié)果表明本設(shè)計(jì)滿足系統(tǒng)指標(biāo)。
關(guān)鍵字：自適應(yīng) 程控放大器 FPGA

大規(guī)模FPGA設(shè)計(jì)中的C/C++解決方案

systemC和Handle-C，它們相應(yīng)的開發(fā)系統(tǒng)為：CoCentric System Stadio和Celoxica DK1。這兩種語言都是在C/C＋＋的基礎(chǔ)上根據(jù)硬件設(shè)計(jì)的需求加以改進(jìn)和擴(kuò)充，用戶可以在它們的開發(fā)環(huán)境編輯代碼，調(diào)用庫文件，甚至可以引進(jìn)HDL程序，并進(jìn)行仿真，最終生成網(wǎng)表文件，放到FPGA中執(zhí)行。
關(guān)鍵字： EDA技術(shù) C語言 FPGA

基于FPGA實(shí)現(xiàn)多路模擬信號(hào)自適應(yīng)采集系統(tǒng)的設(shè)計(jì)

目前,在PCM／FM遙測體系中模擬信號(hào)采集普遍采用8位量化,全部模擬信號(hào)均歸一化到O～5 V范圍內(nèi),隨著需要采集的模擬信號(hào)的類型多樣化,勢必增加信號(hào)調(diào)理電路的多樣性,不利于系統(tǒng)的簡化和模塊化。在量化位數(shù)一定的系統(tǒng)中,被衰減處理的信號(hào)中實(shí)際量化誤差等于N倍(N是信號(hào)被衰減的倍數(shù))的最小量化誤差,因此合理的信號(hào)調(diào)理電路和A／D取值是保證量化精度的關(guān)鍵。本文提供的方式有效地解決了這個(gè)問題,既簡化了前端信號(hào)調(diào)理電路的復(fù)雜度,又充分利用了A／D轉(zhuǎn)換器的輸入電壓動(dòng)態(tài)范圍和量化位數(shù)優(yōu)勢,實(shí)現(xiàn)了對多路模擬信號(hào)的自適應(yīng)采集
關(guān)鍵字：數(shù)據(jù)采集信號(hào)調(diào)理 FPGA

基于FPGA的紅外成像導(dǎo)引頭信號(hào)調(diào)理卡設(shè)計(jì)

紅外成像導(dǎo)引頭采用紅外焦平面陣列探測器，易受太陽光等雜散光的影響，評估雜散光對紅外探測器成像質(zhì)量的影響十分重要。由于導(dǎo)引頭輸出的信號(hào)一般采用LVDS或HOTLink格式傳輸，不能被雜散光測試設(shè)備直接接收，設(shè)計(jì)了一種圖像調(diào)理卡，采用FPGA為控制核心，將紅外探測器輸出的圖像信號(hào)進(jìn)行格式轉(zhuǎn)換和調(diào)理后傳輸至雜散光測試設(shè)備。
關(guān)鍵字：導(dǎo)引頭 LVDS FPGA

一種混合結(jié)構(gòu)高速LDPC編碼器的FPGA實(shí)現(xiàn)

分析了準(zhǔn)循環(huán)低密度奇偶校驗(yàn)碼生成矩陣的結(jié)構(gòu)特點(diǎn),討論了硬件可實(shí)現(xiàn)的三種常見編碼器結(jié)構(gòu),提出了一種混合結(jié)構(gòu)的FPGA實(shí)現(xiàn)方法。通過利用循環(huán)矩陣的結(jié)構(gòu)特性,增加少量硬件開銷,就可以實(shí)現(xiàn)編碼器高速編碼,滿足高速通信需求,吞吐量達(dá)1.36Gb/s。
關(guān)鍵字：奇偶校驗(yàn)碼循環(huán)矩陣 FPGA

SRAM型FPGA單粒子效應(yīng)試驗(yàn)研究

針對軍品級(jí)SRAM型FPGA的單粒子效應(yīng)特性,文中采用重離子加速設(shè)備,對Xilinx公司Virtex-II系列可重復(fù)編程FPGA中一百萬門的XQ2V1000進(jìn)行輻射試驗(yàn)。試驗(yàn)中,被測FPGA單粒子翻轉(zhuǎn)采用了靜態(tài)與動(dòng)態(tài)兩種測試方式。并且通過單粒子功能中斷的測試,研究了基于重配置的單粒子效應(yīng)減緩方法。試驗(yàn)發(fā)現(xiàn)被測FPGA對單粒子翻轉(zhuǎn)與功能中斷都較為敏感,但是在注入粒子LET值達(dá)到42MeV.cm2/mg時(shí)仍然對單粒子鎖定免疫。
關(guān)鍵字：單粒子效應(yīng) 重離子加速設(shè)備 FPGA

基于FPGA的數(shù)據(jù)域邊界掃描測試向量發(fā)生器的設(shè)計(jì)與實(shí)現(xiàn)

設(shè)計(jì)了一種基于FPGA的邊界掃描測試向量發(fā)生器，該發(fā)生器可以為邊界掃描故障診斷系統(tǒng)提供測試向量，并可計(jì)算測試向量的故障覆蓋率。與以往通過軟件提供測試向量的方法相比，該設(shè)計(jì)在速度和效率上有了較大提高。
關(guān)鍵字：邊界掃描測試向量故障診斷 FPGA

基于FPGA的LCoS顯示驅(qū)動(dòng)系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

研究了硅基液晶(LCoS)場序彩色顯示驅(qū)動(dòng)系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn).該系統(tǒng)以FPGA作為主控芯片,用兩片高速DDR2 SDRAM作為幀圖像存儲(chǔ)器.通過對圖像數(shù)據(jù)以幀為單位進(jìn)行處理,系統(tǒng)將并行輸入的紅、綠、藍(lán)數(shù)據(jù)轉(zhuǎn)換成申行輸出的紅、綠、藍(lán)單色子幀.將該驅(qū)動(dòng)系統(tǒng)與投影光機(jī)配合,實(shí)現(xiàn)了分辨率為800×600的LCoS場序彩色顯示.
關(guān)鍵字：硅基液晶 DDR FPGA

基于FPGA和DSP的微型慣導(dǎo)系統(tǒng)

慣導(dǎo)系統(tǒng)的硬件組成直接影響到系統(tǒng)的體積和解算速度,構(gòu)建合理的硬件系統(tǒng)直接關(guān)系到慣導(dǎo)系統(tǒng)的精度指標(biāo)。針對某小型慣導(dǎo)系統(tǒng)對體積和解算精度的特殊要求,解決已有微型慣導(dǎo)系統(tǒng)的方案缺陷,提出一種工程實(shí)用強(qiáng)的慣導(dǎo)系統(tǒng)。該系統(tǒng)用FPGA作為采集控制慣性傳感器的核心芯片,設(shè)計(jì)了并行采集方案,32位浮點(diǎn)型高速DSP實(shí)現(xiàn)慣導(dǎo)解算。經(jīng)過轉(zhuǎn)臺(tái)測試與外場試驗(yàn)表明:系統(tǒng)具有抗干擾能力強(qiáng)、實(shí)時(shí)響應(yīng)迅速、慣性單元標(biāo)定簡便、易實(shí)現(xiàn)等優(yōu)點(diǎn),系統(tǒng)指標(biāo)完全滿足原設(shè)計(jì)要求。
關(guān)鍵字：慣導(dǎo)系統(tǒng) 慣性傳感器 FPGA

基于FPGA的平方根升余弦濾波器設(shè)計(jì)

為了滿足陸上集群無線電（TETRA）數(shù)字集群系統(tǒng)對基帶信號(hào)成形處理的要求,提出了一種用于TETRA數(shù)字集群系統(tǒng)的平方根升余弦（SRRC）濾波器設(shè)計(jì),論述了基帶成形濾波和SRRC濾波器的基本原理,分析了窄帶調(diào)制帶寬限制、TETRA鄰道干擾限制和濾波器階數(shù)等需解決的問題,論述了濾波器參數(shù)設(shè)計(jì)和FIR濾波器FPGA實(shí)現(xiàn)等關(guān)鍵技術(shù),完成了對基于FPGA的SRRC濾波器設(shè)計(jì)的仿真分析。
關(guān)鍵字：數(shù)字集群系統(tǒng) 基帶信號(hào) FPGA

基于FPGA的LCoS驅(qū)動(dòng)及圖像FFT變換系統(tǒng)設(shè)計(jì)

本文設(shè)計(jì)了基于FPGA 的LCoS 驅(qū)動(dòng)代碼及圖像的FFT 變換系統(tǒng)，為計(jì)算全息三維顯示圖像處理和顯示提供了硬件平臺(tái)。
關(guān)鍵字： DDRII 全息三維顯示 FPGA

基于FPGA的精跟蹤系統(tǒng)

主要研究空間激光通信系統(tǒng)中精跟蹤技術(shù),根據(jù)精跟蹤系統(tǒng)的組成原理與工作原理,設(shè)計(jì)了一種輕小型化、智能化精跟蹤系統(tǒng),該系統(tǒng)以FPGA作為核心器件,完成光斑圖像采集、圖像濾波、光斑位置計(jì)算、數(shù)字控制補(bǔ)償函數(shù)及脫靶量的實(shí)時(shí)輸出等功能。同時(shí)系統(tǒng)可根據(jù)外部環(huán)境變化,自動(dòng)調(diào)整相機(jī)閾值、開窗口位置、積分時(shí)間。搭建試驗(yàn)系統(tǒng)完成精跟蹤實(shí)驗(yàn),實(shí)驗(yàn)表明系統(tǒng)可實(shí)現(xiàn)脫靶量實(shí)時(shí)輸出3 000 Hz以上,符合精跟蹤控制系統(tǒng)技術(shù)指標(biāo)要求。系統(tǒng)在像元分辨力為3μrad的情況下,實(shí)時(shí)跟蹤均方根值為1.17μrad,滿足空間激光通信對精跟蹤的要
關(guān)鍵字：空間激光通信精跟蹤技術(shù) FPGA