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基于FPGA的CMI編碼系統(tǒng)設(shè)計
- 摘要：提出了一種基于FPGA并利用Verilog HDL實現(xiàn)的CMI編碼設(shè)計方法。研究了CMI碼型的編碼特點，提出了利用Altera公司CycloneⅡ系列EP2C5Q型號FPGA完成CMI編碼功能的方案。在系統(tǒng)程序設(shè)計中，首先產(chǎn)生m序列，然后程序
- 關(guān)鍵字： FPGA CMI 編碼 系統(tǒng)設(shè)計
基于FPGA的數(shù)據(jù)采集系統(tǒng)的設(shè)計與實現(xiàn)
- 摘要：基于FPGA和USB2．0的技術(shù)方案，設(shè)計了一種高速化和集成化的數(shù)據(jù)采集系統(tǒng)。該系統(tǒng)是以Altera公司的FPGA芯片EP2C5T144為主控芯片，以Cypress公司的EZ-USB FX2芯片為傳輸手段設(shè)計實現(xiàn)的。首先詳細介紹了整體系統(tǒng)的
- 關(guān)鍵字： FPGA 數(shù)據(jù)采集系統(tǒng)
基于FPGA+DSP的雷達高速數(shù)據(jù)采集系統(tǒng)的實現(xiàn)
- 摘要：激光雷達的發(fā)射波及回波信號經(jīng)光電器件轉(zhuǎn)換形成的電信號具有脈寬窄，幅度低，背景噪聲大等特點，對其進行低速數(shù)據(jù)采集存在數(shù)據(jù)精度不高等問題。同時，A/D轉(zhuǎn)換器與數(shù)字信號處理器直接連接會導致數(shù)據(jù)傳輸不
- 關(guān)鍵字： FPGA DSP 雷達 高速數(shù)據(jù)
數(shù)字基帶傳輸系統(tǒng)的FPGA設(shè)計與實現(xiàn)
- 摘要：為了提高系統(tǒng)的集成度和可靠性，降低功耗和成本，增強系統(tǒng)的靈活性，提出一種采用非常高速積體電路的硬件描述語言(VHDL語言)來設(shè)計數(shù)字基帶傳輸系統(tǒng)的方法。詳細闡述數(shù)字基帶傳輸系統(tǒng)中信號碼型的設(shè)計原則，數(shù)
- 關(guān)鍵字： FPGA 數(shù)字基帶 傳輸系統(tǒng)
FPGA實現(xiàn)IRIG-B(DC)碼編碼和解碼的設(shè)計
- 為達到IRIG-B碼與時間信號輸入、輸出的精確同步，采用現(xiàn)代化靶場的IRIG-B碼編碼和解碼的原理，從工程的角度出發(fā)，提出了使用現(xiàn)場可編程門陣列(FPGA)來實現(xiàn)IRIG-B碼編碼和解碼的設(shè)計方案和體系結(jié)構(gòu)，設(shè)計中會涉及到幾個不同的時鐘頻率，F(xiàn)PGA對時鐘的同步性具有靈活性、效率高、且功耗低。抗干擾性好的特點。結(jié)果表明，F(xiàn)PGA能夠確保為從設(shè)備提供同源的時鐘基準，使時鐘與信號的延遲控制在200 ns以內(nèi)，從而得到了IRIG-B碼與時間精確同步的效果。
- 關(guān)鍵字： IRIG-B FPGA DC 編碼
基于FPGA與DSP的雷達高速數(shù)據(jù)采集系統(tǒng)
- 激光雷達的發(fā)射波及回波信號經(jīng)光電器件轉(zhuǎn)換形成的電信號具有脈寬窄，幅度低，背景噪聲大等特點，對其進行低速數(shù)據(jù)采集存在數(shù)據(jù)精度不高等問題。同時，A／D轉(zhuǎn)換器與數(shù)字信號處理器直接連接會導致數(shù)據(jù)傳輸不及時，影響系統(tǒng)可靠性、實時性。針對激光雷達回撥信號，提出基于FPGA與DSP的高速數(shù)據(jù)采集系統(tǒng)，利用FPGA內(nèi)部的異步FIFO和DCM實現(xiàn)A／D轉(zhuǎn)換器與DSP的高速外部存儲接口(EMIF)之間的數(shù)據(jù)傳輸。介紹了ADC外圍電路、工作時序以及DSP的EMIF的設(shè)置參數(shù)，并對異步FIFO數(shù)據(jù)讀寫進行仿真，結(jié)合硬件結(jié)構(gòu)詳細地
- 關(guān)鍵字： FPGA DSP 雷達 高速數(shù)據(jù)
高精度DDFS信號源FPGA實現(xiàn)
- 為進行高精度信號源的設(shè)計，同時降低設(shè)計成本，以Cyclone II系列低端FPGA為核心，利用直接頻率合成技術(shù)，對正弦信號等數(shù)據(jù)進行1／4周期壓縮存儲到ROM中，在外部時鐘頻率為50 MHz，實現(xiàn)了正弦信號源的設(shè)計，同時，實現(xiàn)三角波、鋸齒波、矩形脈沖及2-ASK、2-PSK和2-FSK等數(shù)字調(diào)制信號，系統(tǒng)還具有掃頻、指定波形次數(shù)等功能。仿真結(jié)果表明，信號源精度高，頻率調(diào)整步進可達0．034 92 Hz，頻率范圍為0．034 92 Hz～9．375 MHz，制作成本低，功能豐富。
- 關(guān)鍵字： DDFS FPGA 高精度 信號源
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