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基于VHDL語言的99小時定時器設(shè)計及實現(xiàn)
- 0引言傳統(tǒng)的定時器硬件連接比較復(fù)雜，可靠性差，而且計時時間短，難以滿足需要。本設(shè)計采用可編程芯片...
- 關(guān)鍵字： FPGA VHDL 定時器 EP1C6Q240C8
多功能數(shù)據(jù)采集處理系統(tǒng)實現(xiàn)
- 介紹了一種基于FPGA和DSP的多功能高速數(shù)據(jù)采集處理系統(tǒng)的設(shè)計，該系統(tǒng)的數(shù)據(jù)采集速度最高可達到105 Msps ,運算能力強，通過更改軟件可適用于大部分的高速數(shù)據(jù)處理場合，具有較強的通用性。
- 關(guān)鍵字： 數(shù)據(jù)采集 FPGA DSP 201007
基于FPGA的移位寄存器流水線結(jié)構(gòu)FFT處理器設(shè)計與實
- 設(shè)計實現(xiàn)了基于FPGA的256點定點FFT處理器。處理器以基-2算法為基礎(chǔ)，通過采用高效的兩路輸入移位寄存器流水線結(jié)構(gòu)，有效提高了碟形運算單元的運算效率，減少了寄存器資源的使用，提高了最大工作頻率，增大了數(shù)據(jù)吞吐量，并且使得處理器具有良好的可擴展性。詳細描述了具體設(shè)計的算法結(jié)構(gòu)和各個模塊的實現(xiàn)。設(shè)計采用Verilog HDL作為硬件描述語言，采用QuartusⅡ設(shè)計仿真工具進行設(shè)計、綜合和仿真，仿真結(jié)果表明，處理器工作頻率為72 MHz，是一種高效的FFT處理器IP核。
- 關(guān)鍵字： FPGA FFT 移位寄存器 流水線結(jié)構(gòu)
基于FPGA的自適應(yīng)譜線增強系統(tǒng)設(shè)計
- 在此基于Altera公司的現(xiàn)場可編程門陣列(FPGA)芯片EP2C8F256C6,采用最小均方算法設(shè)計了自適應(yīng)譜線增強(ALE)處理系統(tǒng)。以FPGA為處理核心,實現(xiàn)數(shù)據(jù)采樣控制、數(shù)據(jù)延時控制、LMS核心算法和輸出存儲控制等。充分利用FPGA高速的數(shù)據(jù)處理能力和豐富的片內(nèi)乘法器,設(shè)計了LMS算法的流水線結(jié)構(gòu),保證整個系統(tǒng)具有高的數(shù)據(jù)吞吐能力和處理速度。并且通過編寫相應(yīng)的VHDL程序在QuartusⅡ軟件上進行仿真,仿真結(jié)果表明該設(shè)計可以快速、準確地實現(xiàn)自適應(yīng)譜線增強。
- 關(guān)鍵字： FPGA 譜線 系統(tǒng)設(shè)計
在ARM處理器中實現(xiàn)SMTP協(xié)議的嵌入式遠程通訊
- 關(guān)鍵字： SMTP協(xié)議 ARM Linux
一種基于FPGA的自適應(yīng)譜線增強系統(tǒng)的設(shè)計
- 0引言在信號采集與處理中，常只關(guān)心具有較窄帶寬和較強周期特征的信號，這時寬帶噪聲成為必須濾除...
- 關(guān)鍵字： 信號處理 FPGA ALE 自適應(yīng)濾波
基于FPGA和DDS技術(shù)的正弦信號發(fā)生器設(shè)計
- 該系統(tǒng)由FPGA、單片機控制模塊、鍵盤、LED顯示組成，采用直接數(shù)字頻率合成(DDS)，D／A以及實時計算波形值等技術(shù)，設(shè)計出具有頻率設(shè)置功能，頻率步進為100 Hz，頻率范圍為1 kHz～10 MHz之間正弦信號發(fā)生器。該系統(tǒng)的頻率范圍寬，步進小，頻率精度較高。
- 關(guān)鍵字： FPGA DDS 正弦信號發(fā)生器
Altium開展系列設(shè)計培訓(xùn)會 獻力“全國電子專業(yè)人才設(shè)計與技能大賽”
- 近日，作為2010年“全國電子專業(yè)人才設(shè)計與技能大賽”官方協(xié)辦單位，Altium于6月5日至6日及6月12日至13日分兩批在大連、北京、青島、蘇州、西安、鄭州、杭州和成都共八個城市為預(yù)選賽階段參賽選手提供“Altium Designer設(shè)計專題技術(shù)”培訓(xùn)輔導(dǎo)。此次Altium與工信部人才交流中心的戰(zhàn)略合作旨在為培養(yǎng)電子行業(yè)的創(chuàng)新型專業(yè)人才提供最先進的技術(shù)和最好的平臺。 本次系列培訓(xùn)會共吸引了超過700位大賽選手和指導(dǎo)老師親臨現(xiàn)場。Altium專業(yè)技
- 關(guān)鍵字： Altium 電子設(shè)計 FPGA
基于采用ARM+單片機+CPLD/FPGA的設(shè)計方案
- 關(guān)鍵字： 數(shù)據(jù)采集 CPLD FPGA ARM 單片機
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