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基于FPGA和FLASH ROM的圖像信號發(fā)生器設(shè)計(jì)
- 摘要：以XC2V1500-FPGA為硬件架構(gòu)，設(shè)計(jì)了一種圖像信號發(fā)生器，作為自適應(yīng)光學(xué)系統(tǒng)波前處理機(jī)的信號源，為波前處理機(jī)的調(diào)試和算法驗(yàn)證提供支持。系統(tǒng)采用大容量的NAND型FLASH存儲數(shù)據(jù)，存儲容量為1 GB。圖像數(shù)據(jù)通過
- 關(guān)鍵字： FLASH FPGA ROM 圖像信號發(fā)生器
采用ARM的PWM模塊的超聲波檢測系統(tǒng)的設(shè)計(jì)
- 采用ARM的PWM模塊的超聲波檢測系統(tǒng)的設(shè)計(jì),近年來以微電子學(xué)和計(jì)算機(jī)技術(shù)為基礎(chǔ)的信息技術(shù)飛速發(fā)展，超聲無損檢測儀器也得到了前所未有的發(fā)展動(dòng)力，為了提高檢測的可靠性和提高檢測效率，研制數(shù)字化、智能化、自動(dòng)化、圖像化的超聲儀是當(dāng)今無損檢測領(lǐng)域發(fā)展的
- 關(guān)鍵字： 檢測系統(tǒng) 設(shè)計(jì) 超聲波 模塊 ARM PWM 采用
單片機(jī)與FPGA實(shí)現(xiàn)等精度頻率測量和IDDS技術(shù)設(shè)計(jì)方案
- O.引言本系統(tǒng)利用單片機(jī)和FPGA有效的結(jié)合起來共同實(shí)現(xiàn)等精度頻率測量和IDDS技術(shù)，發(fā)揮各自的優(yōu)點(diǎn)，使設(shè)計(jì)變得 ...
- 關(guān)鍵字： 單片機(jī) FPGA 頻率測量 IDDS技術(shù)
基于FPGA的運(yùn)動(dòng)估計(jì)設(shè)計(jì)
- 摘要：利用功能強(qiáng)大的FPGA實(shí)現(xiàn)視頻圖像的一種運(yùn)動(dòng)估計(jì)設(shè)計(jì)，采用的搜索方法是三步搜索法。在進(jìn)行方案設(shè)計(jì)時(shí)，本文采用了技術(shù)比較成熟的VHDL語言進(jìn)行設(shè)計(jì)，并使用Quartus II軟件進(jìn)行時(shí)序仿真。由仿真結(jié)果可知，無論是
- 關(guān)鍵字： FPGA 運(yùn)動(dòng)估計(jì)
通信領(lǐng)域采用FPGA芯片嵌入式系統(tǒng)分析方案
- 1.引言由于FPGA 良好的可編程性和優(yōu)越的性能表現(xiàn)，當(dāng)前液晶拼接屏幕采用FPGA 芯片的嵌入式系統(tǒng)數(shù)量呈現(xiàn)迅速增加的趨勢，特別是在需要進(jìn)行大規(guī)模運(yùn)算的通信領(lǐng)域。目前FPGA 配置數(shù)據(jù)一般使用基于SRAM 的存儲方式，掉電
- 關(guān)鍵字： FPGA 通信領(lǐng)域 嵌入式 方案
基于FPGA的腦機(jī)接口系統(tǒng)方案
- 腦機(jī)接口BCI(Brain Computer Interface)是一種新穎的人機(jī)接口方式。它的定義是：不依賴于腦的正常輸出通路(外周神經(jīng)系統(tǒng)及肌肉組織)的腦-機(jī)(計(jì)算機(jī)或其他裝置)通訊系統(tǒng)[1]。液晶面板走勢要實(shí)現(xiàn)腦機(jī)接口，必須有一種能
- 關(guān)鍵字： FPGA 腦機(jī)接口 系統(tǒng)方案
基于FPGA的電梯控制器系統(tǒng)設(shè)計(jì)方案
- 本文首先提出了一種基于有限狀態(tài)機(jī)的電梯控制器算法，然后根據(jù)該算法設(shè)計(jì)了一個(gè)三層電梯控制器，該電梯控制器的正確性經(jīng)過了仿真驗(yàn)證和硬件平臺的驗(yàn)證。本文的電梯控制器設(shè)計(jì)，結(jié)合了深圳信息職業(yè)技術(shù)學(xué)院的實(shí)際電梯
- 關(guān)鍵字： FPGA 電梯控制器 系統(tǒng)設(shè)計(jì) 方案
電力線仿真系統(tǒng)的FPGA設(shè)計(jì)與實(shí)現(xiàn)
- 摘要 電力線通信設(shè)備的研發(fā)需要一種標(biāo)準(zhǔn)化的測試平臺對電力線信道進(jìn)行實(shí)時(shí)仿真，通過信道傳輸特性和各種噪聲進(jìn)行全面的測試和驗(yàn)證，而目前缺乏這樣的平臺。文中對電力線信道傳輸特性和噪聲進(jìn)行了深入研究，并在此基礎(chǔ)
- 關(guān)鍵字： 設(shè)計(jì) 實(shí)現(xiàn) FPGA 系統(tǒng) 仿真 電力線
一種基于FPGA的慢門限恒虛警處理電路設(shè)計(jì)
- 摘要 雷達(dá)信號的檢測多是在干擾背景下進(jìn)行，如何從干擾中提取目標(biāo)信號，不僅要求有一定的信噪比，而且必需有恒虛警處理設(shè)備。恒虛警處理是雷達(dá)信號處理的重要組成部分，慢門限恒虛警處理主要是針對接收機(jī)熱噪聲，文中
- 關(guān)鍵字： FPGA 慢門限 恒虛警處理 電路設(shè)計(jì)
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