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FPGA 設(shè)計的四種常用思想與技巧
- 本文討論的四種常用FPGA/CPLD設(shè)計思想與技巧：乒乓操作、串并轉(zhuǎn)換、流水線操作、數(shù)據(jù)接口同步化，都是FPGA/CPLD 邏輯設(shè)計的內(nèi)在規(guī)律的體現(xiàn)，合理地采用這些設(shè)計思想能在FPGA/CPLD設(shè)計工作種取得事半功倍的效果。 FPGA/CPLD的設(shè)計思想與技巧是一個非常大的話題，由于篇幅所限，本文僅介紹一些常用的設(shè)計思想與技巧，包括乒乓球操作、串并轉(zhuǎn)換、流水線操作和數(shù)據(jù)接口的同步方法。希望本文能引起工程師們的注意，如果能有意識地利用這些原則指導日后的設(shè)計工作，將取得事半功倍的效果！ 乒乓操作
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大型設(shè)計中FPGA的多時鐘策略
- 利用FPGA 實現(xiàn)大型設(shè)計時，可能需要FPGA 具有以多個時鐘運行的多重數(shù)據(jù)通路，這種多時鐘FPGA 設(shè)計必須特別小心，需要注意最大時鐘速率、抖動、最大時鐘數(shù)、異步時鐘設(shè)計和時鐘/數(shù)據(jù)關(guān)系。設(shè)計過程中最重要的一步是確定要用多少個不同的時鐘，以及如何進行布線，本文將對這些設(shè)計策略深入闡述。 FPGA 設(shè)計的第一步是決定需要什么樣的時鐘速率，設(shè)計中最快的時鐘將確定FPGA 必須能處理的時鐘速率。最快時鐘速率由設(shè)計中兩個觸發(fā)器之間一個信號的傳輸時間P 來決定，如果P 大于時鐘周期T，則當信號在一個觸發(fā)
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自適應算術(shù)編碼的FPGA實現(xiàn)
- 算術(shù)編碼是一種無失真的編碼方法，能有效地壓縮信源冗余度，屬于熵編碼的一種。算術(shù)編碼的一個重要特點就是可以按分數(shù)比特逼近信源熵，突破了Haffman編碼每個符號只不過能按整數(shù)個比特逼近信源熵的限制。對信源進行算術(shù)編碼，往往需要兩個過程，第一個過程是建立信源概率表，第二個過程是對信源發(fā)出的符號序列進行掃描編碼。而自適應算術(shù)編碼在對符號序列進行掃描的過程中，可一次完成上述兩個過程，即根據(jù)恰當?shù)母怕使烙嬆Ｐ秃彤斍胺栃蛄兄懈鞣柍霈F(xiàn)的頻率，自適應地調(diào)整各符號的概率估計值，同時完成編碼。盡管從編碼效率上看不如已
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基于FPGA和USB的高速數(shù)據(jù)傳輸、記錄及顯示系統(tǒng)
- 提出了一種基于FPGA和USB的高速數(shù)據(jù)傳輸、記錄及顯示系統(tǒng)的設(shè)計方案，并對其中的低電壓差分信號（LVDS）傳輸方式、FPGA功能模塊以及USB傳輸模塊等進行了介紹。
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多處理器系統(tǒng)芯片設(shè)計：IP重用和嵌入式SOC開發(fā)的邏輯方法
- 硅芯片技術(shù)的飛速發(fā)展給SOC設(shè)計帶來新的危機。為了保持產(chǎn)品的競爭力，新的通信產(chǎn)品、消費產(chǎn)品和計算機產(chǎn)品設(shè)計必須在功能、可靠性和帶寬方面有顯著增長，而在成本和功耗方面有顯著的下降。 與此同時，芯片設(shè)計人員面臨的壓力是在日益減少的時間內(nèi)設(shè)計開發(fā)更多的復雜硬件系統(tǒng)。除非業(yè)界在SOC設(shè)計方面采取一種更加有效和更加靈活的方法，否則投資回報障礙對許多產(chǎn)品來說就簡直太高了。半導體設(shè)計和電子產(chǎn)品發(fā)明的全球性步伐將會放緩。 &
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MIPS 擴展硬IP核系列，為SoC設(shè)計人員提供高性能核心
- 業(yè)界標準處理器架構(gòu)與數(shù)字消費性及商業(yè)應用核心解決方案提供商 MIPS 科技（美普思科技，Nasdaq：MIPS）宣布，在其硬核知識產(chǎn)權(quán)（IP）核產(chǎn)品線中增加兩個產(chǎn)品。MIPS32?24Kc? 和4KEc? 硬核增加了該公司可合成IP核產(chǎn)品線，為剛剛啟動的、無工廠化半導體公司，以及想將MIPS 科技業(yè)界領(lǐng)先的 32位架構(gòu)應用利用可于廣泛用于的數(shù)字消費產(chǎn)品的MIPS 科技業(yè)界領(lǐng)先的 32位架構(gòu)
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多媒體應用需要多處理器SoC的設(shè)計
- 多媒體應用需要多處理器SoC的設(shè)計 移動電話正成為手持終端娛樂的中心，其同時也可作為復雜的寬帶無線電話發(fā)揮作用。用戶因為其的無線功能而選用移動電話，但一旦隨身攜帶，用戶則進一步希望其還能作為PDA、MP3播放器、數(shù)碼相機、攝像機、視頻播放機以及游戲機等?！ ￠_發(fā)這樣的多媒體設(shè)備面臨著巨大的技術(shù)挑戰(zhàn)，特別是在服務質(zhì)量、響應性以及電池壽命方面尤為如此。最終的解決方案在于依靠被高度集成到片上系統(tǒng)技術(shù)中的多個處理引擎?！ ≌埧紤]用戶面臨的以下情境： --消費者使用無線電話作為帶耳機的MP3播
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可配置處理器應用日趨紅火
- 可配置處理器應用日趨紅火 可配置處理器在你的設(shè)計中可能是一個經(jīng)濟實惠的元件，但也可能是一個演進中的抽象概念?！ ∪绻蚝芏嗳嗽儐柸绾味x可配置系統(tǒng)，你會發(fā)現(xiàn)每個人的定義都取決于如何對系統(tǒng)元件進行抽象的假定。對于嵌入式系統(tǒng)來說，抽象通常應用于系統(tǒng)的硬件部分以及任何相應的軟件。定義可配置系統(tǒng)的一個共同思路是在不大改動系統(tǒng)平臺的情況下具有改變系統(tǒng)特性和行為的靈活性。每一個可配置性定義之間的差異在于如何解釋大改系統(tǒng)平臺的含義（參閱附文：《可配置觀點》）?！ ∧阍O(shè)備的成本要求和靈活性需求使各種類型
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Audio/Video 8模擬卡使SOC/SIP的測試成本降低20％
- Audio/Video 8模擬卡使SOC/SIP的測試成本降低20％ 安捷倫科技公司為其93000 SOC系列推出Audio/Video 8模擬卡，這是半導體測試行業(yè)中第一個為真正的并行多站模擬測試提供8個獨立單元的插卡。Agilent Audio/Video 8卡使消費品中使用的蜂窩基帶和其它混合信號SOC/SIP的測試成本降低了20%，如手機、汽車音響系統(tǒng)、機頂盒、MP3播放機和電腦聲卡?！ ∨c現(xiàn)有的混合信號SOC測試選項不同，Audio/Video 8不要求用戶對多站測試共享模擬資源或購買額外的插件
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基于C的設(shè)計方式簡化FPGA/協(xié)處理器混合平臺軟硬件協(xié)同設(shè)計
- 基于C的設(shè)計方式簡化FPGA/協(xié)處理器混合平臺軟硬件協(xié)同設(shè)計 在最近幾年中日益流行在高性能嵌入式應用中使用現(xiàn)場可編程門陣列（FPGA）。FPGA已經(jīng)被證明有能力處理各種不同的任務，從相對簡單的控制功能到更加復雜的算法操作。雖然FPGA在某些功能上比設(shè)計專用ASIC硬件具有時間和成本上的優(yōu)勢，但在面向軟件應用中FPGA比傳統(tǒng)處理器和DSP的優(yōu)勢并沒有體現(xiàn)出來。這很大程度上是由于過去割裂了硬件和軟件開發(fā)工具和方法之間的關(guān)系?！ ∪欢罱麱PGA在面向軟件設(shè)計工具方面的發(fā)展，及器件容量的持續(xù)增
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可動態(tài)重置的PSoC器件瞄準多種應用
- 可動態(tài)重置的PSoC器件瞄準多種應用Cypress的子公司Cypress微系統(tǒng)公司的可編程系統(tǒng)級芯片（PSoC）器件，是面向消費、工業(yè)、辦公自動化、電信和汽車應用中的大量嵌入式控制功能而開發(fā)的高性能、現(xiàn)場可編程、混合信號陣列。 Cypress微系統(tǒng)公司營銷經(jīng)理裘浩介紹說，PSoC與傳統(tǒng)的MCU的區(qū)別主要在于PSoC增加了一個模擬模塊和一個數(shù)字模塊，能完成MCU許多不能完成的工作。模擬模塊主要包含有A/D、D/A轉(zhuǎn)換器、調(diào)制解調(diào)器、濾波器等功能，數(shù)字模塊則包含有定時器、計數(shù)器、靜區(qū)發(fā)生器、偽隨機源、CRC
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