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基于FPGA的ASI／SDI碼流播放器的設(shè)計(jì)與實(shí)現(xiàn)

隨著數(shù)字技術(shù)的發(fā)展，數(shù)字產(chǎn)品的普及，各種數(shù)字電視工作人員專用測(cè)試工具不斷被開(kāi)發(fā)。針對(duì)碼流播放器的市場(chǎng)需要的目的，采用基于FPGA的系統(tǒng)架構(gòu)的方法，結(jié)合硬件及軟件設(shè)計(jì)等方面內(nèi)容，文中詳細(xì)介紹了一個(gè)包含碼流錄制、碼流播放、碼流分析等多種功能的ASI／SDI碼流播放器的設(shè)計(jì)與實(shí)現(xiàn)的過(guò)程。
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基于FPGA的PCI數(shù)據(jù)采集卡設(shè)計(jì)

摘要論述了基于FPGA的PCI數(shù)據(jù)采集卡設(shè)計(jì)，板卡實(shí)現(xiàn)了查詢、中斷和DMA等多種方式讀取數(shù)據(jù)，可以實(shí)時(shí)采集數(shù)據(jù)、實(shí)現(xiàn)大容量數(shù)據(jù)的緩存，還有效地解決了對(duì)數(shù)據(jù)高速采集、傳輸?shù)男枨?，設(shè)計(jì)采用FPGA實(shí)現(xiàn)數(shù)據(jù)采集控制邏輯，
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如何提高PCB設(shè)備可靠性

　　提高PCB設(shè)備可靠性的技術(shù)措施：方案選擇、電路設(shè)計(jì)、電路板設(shè)計(jì)、結(jié)構(gòu)設(shè)計(jì)、元器件選用、制作工藝等多方面著手，具體措施如下：　　(1)簡(jiǎn)化方案設(shè)計(jì)。　　方案設(shè)計(jì)時(shí)，在確保設(shè)備滿足技術(shù)、性能指標(biāo)的前提下，應(yīng)盡量簡(jiǎn)化設(shè)計(jì)，簡(jiǎn)化電路和結(jié)構(gòu)設(shè)計(jì)，使每個(gè)部件都成為最簡(jiǎn)設(shè)計(jì)。當(dāng)今世界流行的模塊化設(shè)計(jì)方法是提高設(shè)備可靠性的有效措施。塊功能相對(duì)單一，系統(tǒng)由模塊組成，可以減少設(shè)計(jì)的復(fù)雜性，將設(shè)計(jì)標(biāo)準(zhǔn)化、規(guī)范化。國(guó)內(nèi)外大量事實(shí)已證明了這一點(diǎn)，產(chǎn)品設(shè)計(jì)應(yīng)采用模塊化設(shè)計(jì)方法。　　(2)采用模塊和標(biāo)準(zhǔn)部件。　　模
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基于FPGA的實(shí)時(shí)視頻信號(hào)處理平臺(tái)的設(shè)計(jì)

提出一種基于FPGA的實(shí)時(shí)視頻信號(hào)處理平臺(tái)的設(shè)計(jì)方法，該系統(tǒng)接收低幀率數(shù)字YCbCr視頻信號(hào)，對(duì)接收的視頻信號(hào)進(jìn)行格式和彩色空間轉(zhuǎn)換、像素和，利用片外SDRAM存儲(chǔ)器作為幀緩存且通過(guò)時(shí)序控制器進(jìn)行幀率提高，最后通過(guò)VGA控制模塊對(duì)圖像信號(hào)進(jìn)行像素放大并在VGA顯示器上實(shí)時(shí)顯示。整個(gè)設(shè)計(jì)使用Verilog HDL語(yǔ)言實(shí)現(xiàn)，采用Altera公司的EP2S60F1020C3N芯片作為核心器件并對(duì)功能進(jìn)行了驗(yàn)證。
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PCB柔性電路的有點(diǎn)及功能詳解

一、PCB柔性電路的優(yōu)點(diǎn)PCB柔性電路是為提高空間利用率和產(chǎn)品設(shè)計(jì)靈活性而設(shè)計(jì)的，能滿足更小型和更高密度安裝的設(shè)計(jì)需要，也有助于減少組裝工序和增強(qiáng)可靠性。是滿足電子產(chǎn)品小型化和移動(dòng)要求的惟一解決方法。柔性電
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認(rèn)清CPLD和FPGA

CPLD和FPGA都是我們經(jīng)常會(huì)用到的器件。有的說(shuō)有配置芯片的是FPGA，沒(méi)有的是CPLD;有的說(shuō)邏輯資源多的是FPGA，少的是CPLD;有的直接就不做區(qū)分，把他們都叫做FPGA。那么兩者到底有什么區(qū)別呢?下面我們就以Altera公司的CPLD和FPGA為例來(lái)說(shuō)說(shuō)兩者的區(qū)別。
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絕大多數(shù)PCB廠商所不知道的秘密

　　一般有使用到無(wú)線通信的產(chǎn)品，通常都會(huì)在電路板上設(shè)計(jì)屏蔽框(shieldingframe)來(lái)隔絕電磁干擾(EMI)，但要使屏蔽框發(fā)揮功能，一般都需要用到兩個(gè)零部件，一個(gè)是使用SMT打件的屏蔽框(shieldingframe)，另一個(gè)是屏蔽罩(Shieldingcan)，這么一來(lái)就必須要開(kāi)兩套以上的Press模具。　　姑且不論開(kāi)模具的費(fèi)用，就我使用屏蔽框的經(jīng)驗(yàn)，它必須要經(jīng)過(guò)好幾道的板金加工才能成型，而且一般的屏蔽框都被要求要可以上SMT機(jī)器打件，所以其平面度(Flatness)的要求一般都被要求要作到
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FPGA最小系統(tǒng)電路分析：高速SDRAM存儲(chǔ)器接口電路設(shè)

高速SDRAM存儲(chǔ)器接口電路設(shè)計(jì)SDRAM可作為軟嵌入式系統(tǒng)的(NIOS II)的程序運(yùn)行空間，或者作為大量數(shù)據(jù)的緩沖區(qū)。SDRAM是通用的存儲(chǔ)設(shè)備，只要容量和數(shù)據(jù)位寬相同，不同公司生產(chǎn)的芯片都是兼容的。一般比較常用的SDRAM
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FPGA最小系統(tǒng)電路分析：下載配置與調(diào)試接口電路設(shè)

下載配置與調(diào)試接口電路設(shè)計(jì)FPGA是SRAM型結(jié)構(gòu)，本身并不能固化程序。因此FPGA需要一片F(xiàn)lash結(jié)構(gòu)的配置芯片來(lái)存儲(chǔ)邏輯配置信息，用于進(jìn)行上電配置。以Altera公司的FPGA為例，配置芯片分為串行(EPCSx系列)和并行(EPCx系
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FPGA最小系統(tǒng)電路分析之FPGA管腳設(shè)計(jì)

FPGA管腳設(shè)計(jì)FPGA的管腳主要包括：用戶I/O(User I/O)、配置管腳、電源、時(shí)鐘及特殊應(yīng)用管腳等。其中有些管腳可有多種用途，所以在設(shè)計(jì)FPGA電路之前，需要認(rèn)真的閱讀相應(yīng)FPGA的芯片手冊(cè)。下面以Altera公司的Cyclone系
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什么是FPGA最小系統(tǒng)？FPGA最小系統(tǒng)的概念

FPGA最小系統(tǒng)是可以使FPGA正常工作的最簡(jiǎn)單的系統(tǒng)。它的外圍電路盡量最少，只包括FPGA必要的控制電路。一般所說(shuō)的FPGA的最小系統(tǒng)主要包括：FPGA芯片、下載電路、外部時(shí)鐘、復(fù)位電路和電源。如果需要使用NIOS II軟嵌
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FPGA技術(shù)的發(fā)展歷史和動(dòng)向

1.1 FPGA技術(shù)的發(fā)展歷史和動(dòng)向1.1.1 FPGA技術(shù)的發(fā)展歷史縱觀數(shù)字集成電路的發(fā)展歷史，經(jīng)歷了從電子管、晶體管、小規(guī)模集成電路到大規(guī)模以及超大規(guī)模集成電路等不同的階段。發(fā)展到現(xiàn)在，主要有3類電子器件：存儲(chǔ)器、
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FPGA最小系統(tǒng)之：實(shí)例2 在Xilinx的FPGA開(kāi)發(fā)板上運(yùn)行第一個(gè)FPGA程序

電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場(chǎng)中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
關(guān)鍵字： ISE7.1i FPGA Xilinx FPGA最小系統(tǒng)

PCB基頻電路設(shè)計(jì)中射頻接口和射頻電路的特性

電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場(chǎng)中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
關(guān)鍵字： PCB 基頻電路射頻接口干擾信號(hào) 接收器

FPGA設(shè)計(jì)經(jīng)驗(yàn)談

從大學(xué)時(shí)代第一次接觸FPGA至今已有10多年的時(shí)間。至今記得當(dāng)初第一次在EDA實(shí)驗(yàn)平臺(tái)上完成數(shù)字秒表，搶答器，密碼鎖等實(shí)驗(yàn)時(shí)，那個(gè)興奮勁。當(dāng)時(shí)由于沒(méi)有接觸到HDL硬件描述語(yǔ)言，設(shè)計(jì)都是在MAX+plus II原理圖環(huán)境下用74系列邏輯器件搭建起來(lái)的。
關(guān)鍵字： FPGA EDA VHDL Verilog 時(shí)鐘 IP核