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鎖相環(huán)無法鎖定，就該這樣處理
- 在嘗試將鎖相環(huán)(PLL)鎖定時，你是否碰到過麻煩?草率的判斷會延長調(diào)試過程，調(diào)試過程變得更加單調(diào)乏味。根據(jù)以下驗證通行與建立鎖定的程序，調(diào)試過程可以變得非常簡單。 第1步：驗證通信 第一步是驗證PLL響應(yīng)編程的能力。如果PLL沒有鎖定，無法讀回，則嘗試發(fā)送需要最小量硬件命令工作的軟件命令。一種方法是通過軟件(而非引腳)調(diào)節(jié)PLL的通電斷電尋找引腳的可預(yù)測電流變化或偏置電壓電平變化。許多PLL在其輸入(OSCin)引腳的電平在通電時為Vcc/2，在斷電時為0V。 如果PLL集成了壓控振
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【E問】鎖相環(huán)的組成和工作原理介紹
- 1.鎖相環(huán)的基本組成 許多電子設(shè)備要正常工作，通常需要外部的輸入信號與內(nèi)部的振蕩信號同步，利用鎖相環(huán)路就可以實現(xiàn)這個目的。 鎖相環(huán)路是一種反饋控制電路，簡稱鎖相環(huán)(PLL)。鎖相環(huán)的特點是：利用外部輸入的參考信號控制環(huán)路內(nèi)部振蕩信號的頻率和相位。 因鎖相環(huán)可以實現(xiàn)輸出信號頻率對輸入信號頻率的自動跟蹤，所以鎖相環(huán)通常用于閉環(huán)跟蹤電路。鎖相環(huán)在工作的過程中，當(dāng)輸出信號的頻率與輸入信號的頻率相等時，輸出電壓與輸入電壓保持固定的相位差值，即輸出電壓與輸入電壓的相位被鎖住，這就是鎖相環(huán)名稱的由
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使用具有精密相位控制的超寬帶PLL/VCO替代YIG調(diào)諧振蕩器硅片
- RF和微波儀器(比如信號和網(wǎng)絡(luò)分析儀)需使用寬帶掃頻信號來進行大多數(shù)基本測量。 但寬帶壓控振蕩器(VCO)通常會因最大限度擴大調(diào)諧范圍所需的低Q和高KVCO(VCO的調(diào)諧靈敏度，單位：MHz/V)而具有最糟糕的相位噪聲。 釔鐵石榴石(YIG)調(diào)諧振蕩器憑借良好的寬帶相位噪聲性能和一個倍頻程頻率調(diào)諧范圍巧妙地解決了該問題，但體積可能較大且費用昂貴，并且它的調(diào)諧電流可以達到數(shù)百mA。當(dāng)然，該振蕩器仍需外部鎖相環(huán)(PLL)來閉合環(huán)路以及壓控電流源來提供調(diào)諧電流?！ IG晶體球類似具有高
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用于高頻接收器和發(fā)射器的鎖相環(huán)-第一部分
- 第一部分將重點介紹有關(guān)PLL的基本概念，同時描述基本PLL架構(gòu)和工作原理，另外，我們還將舉例說明PLL在通信系統(tǒng)中的用途。最后，我們將展示一種運用ADF4111頻率合成器和VCO190-902T電壓控制振蕩器的實用PLL電路?！ ≡诘诙糠种?，我們將詳細考察與PLL相關(guān)的關(guān)鍵技術(shù)規(guī)格：相位噪聲、參考雜散和輸出漏電流。導(dǎo)致這些因素的原因是什么，如何將其影響降至最低?它們對系統(tǒng)性能有何影響? 最后一部分將詳細描述構(gòu)成PLL頻率合成器的各個模塊以及ADI頻率合成器的架構(gòu)。同時還將簡要總結(jié)目前市場上有售的頻
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ADI公司集成VCO的PLL頻率合成器改善基站性能和無線服務(wù)質(zhì)量
- Analog Devices, Inc.，全球領(lǐng)先的高性能信號處理解決方案供應(yīng)商，最近推出一款集成壓控振蕩器(VCO)的鎖相環(huán)(PLL)頻率合成器ADF4355，移動網(wǎng)絡(luò)運營商利用它可改善蜂窩基站性能和無線服務(wù)質(zhì)量。 集成VCO的新款PLL頻率合成器ADF4355的工作頻率可高達6.8 GHz，對于業(yè)界當(dāng)前的載波頻率，如此高的頻帶可提供相當(dāng)大的裕量。 設(shè)計用于蜂窩基站時，無線服務(wù)提供商可利用這款新型PLL頻率合成器的高工作頻率和低VCO相位噪聲來提高呼
- 關(guān)鍵字： ADI PLL
系統(tǒng)時鐘源的比較選擇及高性能PLL的發(fā)展趨勢
- 本文分析了晶振模塊和PLL合成器這兩種主要的系統(tǒng)時鐘源的特點，并重點闡述了PLL合成器相對于晶振模塊的替代優(yōu)勢。 在所有電子系統(tǒng)中，時鐘相當(dāng)于心臟，時鐘的性能和穩(wěn)定性直接決定著整個系統(tǒng)的性能。典型的系統(tǒng)時序時鐘信號的產(chǎn)生和分配包含多種功能，如振蕩器源、轉(zhuǎn)換至標(biāo)準(zhǔn)邏輯電平的部件以及時鐘分配網(wǎng)絡(luò)。這些功能可以由元器件芯片組或高度集成的單封裝來完成，如圖1所示。 系統(tǒng)時鐘源需要可靠、精確的時序參考，通常所用的就是晶體。本文將比較兩種主要的時鐘源——晶體振蕩器(XO，簡稱晶
- 關(guān)鍵字： PLL 晶振
改善分?jǐn)?shù)分頻鎖相環(huán)合成器中的整數(shù)邊界雜散狀況
- 您曾設(shè)計過具有分?jǐn)?shù)頻率合成器的鎖相環(huán)(PLL)嗎?這種合成器在整數(shù)通道上看起來很棒，但在只稍微偏離這些整數(shù)通道的頻率點上雜散就會變得高很多，是吧?如果是這樣的話，您就已經(jīng)遇到過整數(shù)邊界雜散現(xiàn)象了 —— 該現(xiàn)象發(fā)生在載波的偏移距離等于到最近整數(shù)通道的距離時。 例如，若是鑒相器頻率為100MHz，輸出頻率為2001MHz，那么整數(shù)邊界雜散將為1MHz的偏移量。在這種情況下，1MHz還是可以容忍的。但當(dāng)偏移量變得過小，卻仍為非零值時，分?jǐn)?shù)雜散情況會更加嚴(yán)重。 采用可編程輸
- 關(guān)鍵字： VCO PLL
如何實現(xiàn)功率測量的“神同步”
- 我們在使用功率分析儀的進行測試的時候，選擇合適的同步源，如果同步源設(shè)定不當(dāng)，測量值有可能不穩(wěn)定或出現(xiàn)錯誤，諧波測量模式還要選擇合適的PLL源，不少客戶經(jīng)常提出疑惑，同步源和PLL源有什么異同，他們的作用是什么? 為了能精確的計算功率等測量值，需要從采樣數(shù)據(jù)中按完整的信號周期截取數(shù)據(jù)，而原始的采樣信號有電壓和電流兩種，由于電壓和電流的信號周期不可能完全一樣，所以無論選擇電壓信號周期作為截取依據(jù)，還是選擇電流信號周期作為截取依據(jù)，都無法完美的截取完整的信號周期，怎么辦呢?從電壓電流中選擇畸變小、輸入
- 關(guān)鍵字： PLL PA6000
基于DDS驅(qū)動PLL結(jié)構(gòu)的寬帶頻率合成器設(shè)計
- 結(jié)合數(shù)字式頻率合成器(DDs)和集成鎖相環(huán)(PLL)各自的優(yōu)點，研制并設(shè)計了以DDS芯片AD9954和集成鎖相芯片ADF4113構(gòu)成的高分 辨率、低雜散、寬頻段頻率合成器，并對該頻率合成器進行了分析和仿真，從仿真和測試結(jié)果看，該頻率合成器達到了設(shè)計目標(biāo)。該頻率合成器的輸出頻率范圍為 594～999 MHz，頻率步進為5 Hz，相位噪聲為-91dBc。 DDS的參考信號由晶振產(chǎn)生，其頻率為fref。DDS輸出的信號頻率為fDDS，頻率值由頻率控制字(FTW)控制。鎖相環(huán)
- 關(guān)鍵字： DDS PLL
冗余時鐘的平滑時鐘切換——電子設(shè)計
- 摘要： 檢測到時鐘丟失時平滑切換到冗余時鐘源有助于避免系統(tǒng)運行中斷。 正文： 當(dāng)今許多數(shù)據(jù)通信、網(wǎng)絡(luò)和計算機系統(tǒng)都需要實現(xiàn)時鐘冗余。組件或板級故障甚至簡單的定期系統(tǒng)維護等引起的任何中斷都不應(yīng)造成系統(tǒng)運行中斷。因此，為整個電路工作提供時序的系統(tǒng)時鐘必須避免因任何異常情況而中斷。帶冗余的理想時鐘發(fā)生器也必須能在檢測到時鐘錯誤或丟失的情況下從母時鐘源平滑切換到子時鐘源或晶振。 以下給出幾類常用的冗余時鐘方案，其中包括： 動態(tài)時鐘切換：根據(jù)這種方案，系統(tǒng)在檢測到母時鐘源丟失或錯誤
- 關(guān)鍵字： VCO PLL
基于微波諧振腔的葡萄糖溶液濃度測量系統(tǒng)
- 摘要：根據(jù)微波諧振腔的諧振頻率隨腔內(nèi)溶液的介電常數(shù)的變化而發(fā)生偏移的特性，本文設(shè)計了基于微波諧振腔的葡萄糖溶液濃度測量系統(tǒng)，包括諧振腔測量模塊、諧振頻率跟蹤模塊和等精度頻率測量模塊，可實現(xiàn)對溶液濃度的實時測量。諧振頻率跟蹤模塊利用單片機控制壓控振蕩器(Voltage Controlled Oscillator, VCO)的輸出頻率，使VCO的輸出頻率與諧振頻率實時保持一致，實現(xiàn)了諧振頻率的自動跟蹤。等精度頻率測量模塊在標(biāo)準(zhǔn)頻率為50 MHz時，誤差達到2×10-8，濃度測量分辨率達到0.0
- 關(guān)鍵字： 微波 諧振頻率 單片機 VCO 檢波器 201503
多路SDI信號單波長無損光傳輸
- 摘要：針對目前市場上越來越多針對SDI信號的應(yīng)用需求，提出了多路SDI電信號單波長光纖傳輸?shù)膶崿F(xiàn)方案，就方案中出現(xiàn)的由于FIFO“寫滿”或“讀空”引起的SDI信號傳輸誤碼，提出了一種基于FPGA內(nèi)部PLL的可控時鐘，利用該時鐘作為FIFO的讀時鐘，實現(xiàn)SDI信號無損傳輸。 引言 串行數(shù)字接口(Serial Digital Interface，簡寫為SDI)是針對演播室環(huán)境提出的用單根電纜來傳輸數(shù)字視音頻信號的方式。在SMTPE-259M標(biāo)準(zhǔn)中
- 關(guān)鍵字： SDI FPGA 光纖 FIFO PLL 數(shù)據(jù)還原 201503
具PLL 的5 輸出超低抖動時鐘分配器提供獨特的多芯片輸出同步方法
- 凌力爾特公司 (Linear Technology Corporation) 推出低相位噪聲整數(shù) N 合成器內(nèi)核 LTC6950，該產(chǎn)品具超低抖動時鐘分配輸出電路。LTC6950 非常適用于產(chǎn)生和分配具高信噪比 (SNR) 時鐘數(shù)據(jù)轉(zhuǎn)換器必不可少的低抖動信號。當(dāng)數(shù)字化或合成高模擬頻率時，保持?jǐn)?shù)據(jù)轉(zhuǎn)換器時鐘低抖動是實現(xiàn)出色 SNR 水平的基礎(chǔ)。例如，新式電子系統(tǒng)需要用 ADC 直接數(shù)字化 RF 和高 IF 信號。憑借 18fsRMS 抖動 (在 12kHz 至 20MHz 帶寬上)，LTC6950 保證
- 關(guān)鍵字： 凌力爾特 PLL LTC6950
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