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Synopsys IC Compiler II改變?cè)O(shè)計(jì)游戲規(guī)則后端物理設(shè)計(jì)吞吐量提高10倍

　　亮點(diǎn)：　　設(shè)計(jì)規(guī)劃速度提升了10倍，實(shí)現(xiàn)速度提升了5倍，容量提升了2倍?–?它們共同使吞吐量加速了10倍　　構(gòu)建于全新的可擴(kuò)展基礎(chǔ)架構(gòu)、時(shí)序和解析優(yōu)化引擎之上　　已經(jīng)在成熟和新興的技術(shù)節(jié)點(diǎn)上成功生產(chǎn)流片　　為加速芯片和電子系統(tǒng)創(chuàng)新而提供軟件、知識(shí)產(chǎn)權(quán)(IP)及服務(wù)的全球性領(lǐng)先供應(yīng)商新思科技公司日前宣布：正式推出將導(dǎo)致游戲規(guī)則發(fā)生改變的IC?Compiler?II，它是當(dāng)前領(lǐng)先業(yè)界的布局和布線解決方案IC?Compiler?的繼任產(chǎn)品，可用于基于成熟和新
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Cadence宣布并購Forte Design Systems

全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司(NASDAQ: CDNS)日前宣布，已經(jīng)達(dá)成了一項(xiàng)最終協(xié)議，收購以SystemC為基礎(chǔ)的高階綜合(HLS)與算法IP供應(yīng)商Forte Design Systems。
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如何調(diào)試數(shù)字硬件設(shè)計(jì)

電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場(chǎng)中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
關(guān)鍵字：數(shù)字硬件 RTL 參數(shù)測(cè)試 JTAG

基于時(shí)序邏輯等效性檢查方法的RTL驗(yàn)證

寄存器傳輸級(jí)(RTL)驗(yàn)證在數(shù)字硬件設(shè)計(jì)中仍是瓶頸。行業(yè)調(diào)研顯示，功能驗(yàn)證占整個(gè)設(shè)計(jì)工作的70%。但即使把重點(diǎn)放在驗(yàn)證上面，仍有超過60%的設(shè)計(jì)出帶需要返工。其主要原因是在功能驗(yàn)證過程中暴露出來的邏輯或功能瑕疵和
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用RTL測(cè)試平臺(tái)驗(yàn)證事務(wù)級(jí)IP模型

在系統(tǒng)級(jí)芯片設(shè)計(jì)中，設(shè)計(jì)驗(yàn)證是一項(xiàng)十分重要的工作。傳統(tǒng)的驗(yàn)證方法雖然比較簡單，但對(duì)設(shè)計(jì)工程師要求很高，而且驗(yàn)證時(shí)間過長。本文介紹開放式設(shè)計(jì)和驗(yàn)證語言SystemC，通過該語言可實(shí)現(xiàn)RTL測(cè)試平臺(tái)的復(fù)用，降低驗(yàn)證
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Cadence推出新一代Encounter RTL-to-GDSII流程

全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司(NASDAQ: CDNS)，日前宣布推出最新版Cadence? Encounter? RTL-to-GDSII流程，面向高性能千兆級(jí)設(shè)計(jì)，包括在20納米最新技術(shù)節(jié)點(diǎn)上的新設(shè)計(jì)。這種最新的RTL-to-GDSII設(shè)計(jì)、實(shí)現(xiàn)與簽收流程是與領(lǐng)先的IP與晶圓廠合作伙伴及客戶合作開發(fā)的，能更有效地進(jìn)行SoC開發(fā)，滿足并超越當(dāng)今市場(chǎng)所需的功耗、性能與面積需求。
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基于MSP430單片機(jī)時(shí)鐘芯片RTC-4553溫度誤差軟件補(bǔ)償

1、前言目前新型的電子式多費(fèi)率電能表已逐漸取代老式電子電能表。多費(fèi)率電能表計(jì)量不同時(shí)間段的用電量，根據(jù)不同的電能費(fèi)率計(jì)算出用戶使用電能費(fèi)用。本文基于德州儀器的MSP430F435單片機(jī)，結(jié)合EPSON公司推出的高精度
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基于RTL綜合策略的狀態(tài)機(jī)優(yōu)化方案

　有限狀態(tài)機(jī)及其設(shè)計(jì)技術(shù)是數(shù)字系統(tǒng)設(shè)計(jì)中的重要組成部分，是實(shí)現(xiàn)高效率、高可靠性邏輯控制的重要途徑。大部分?jǐn)?shù)字系統(tǒng)都可以劃分為控制單元和數(shù)據(jù)單元兩個(gè)組成部分。通常，控制單元的主體是一個(gè)狀態(tài)機(jī)，它接收外部
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在FPGA設(shè)計(jì)中使用Precision RTL 綜合實(shí)例

在FPGA設(shè)計(jì)中使用Precision RTL 綜合實(shí)例,數(shù)字濾波器通常分成有限脈沖響應(yīng)（finite impulse response，也就是FIR）和
無限脈沖響應(yīng)（infinite impulse response，也就是IIR）兩大類。FIR 濾波器相對(duì)
于IIR濾波器而言，優(yōu)點(diǎn)是相位線性和性能穩(wěn)定，應(yīng)用范圍廣
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Synopsys綜合和布局及布線生產(chǎn)效率提升兩倍

　　Synopsys日前宣布，在其Galaxy設(shè)計(jì)實(shí)現(xiàn)平臺(tái)中推出了最新的RTL綜合工具Design Compiler 2010，它將綜合和物理層實(shí)現(xiàn)流程增速了兩倍。Design Compiler自1988年問世以來，隨著工藝技術(shù)從1.5微米到32納米的進(jìn)步，而不斷得到調(diào)整升級(jí)。而今時(shí)序與面積布線的優(yōu)化已成為主要的挑戰(zhàn)，最新版工具與時(shí)俱進(jìn)，針對(duì)拓?fù)浼夹g(shù)進(jìn)行擴(kuò)展，為Synopsys布局布線解決方案IC Compiler提供“物理層指引”;將時(shí)序和面積的一致性提升至5%的同時(shí)，還將IC
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Design Compiler 2010將綜合和布局及布線的生產(chǎn)效率提高2倍

　　全球領(lǐng)先的半導(dǎo)體設(shè)計(jì)、驗(yàn)證和制造的軟件及知識(shí)產(chǎn)權(quán)(IP)供應(yīng)商新思科技有限公司日前宣布：該公司在其Galaxy™設(shè)計(jì)實(shí)現(xiàn)平臺(tái)中推出了最新的創(chuàng)新RTL綜合工具Design Compiler 2010，它將綜合和物理層實(shí)現(xiàn)流程增速了兩倍。為了滿足日益復(fù)雜的設(shè)計(jì)中極具挑戰(zhàn)性的進(jìn)度要求，工程師們需要一種RTL綜合解決方案，使他們盡量減少重復(fù)工作并加速物理實(shí)現(xiàn)進(jìn)程。為了應(yīng)對(duì)這些挑戰(zhàn)，Design Compiler 2010對(duì)拓?fù)浼夹g(shù)進(jìn)行擴(kuò)展，為Synopsys旗艦布局布線解決方案IC Compile
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中芯國際和新思科技攜手推出Reference Flow 4.0

　　全球領(lǐng)先的半導(dǎo)體設(shè)計(jì)、驗(yàn)證和制造軟件及知識(shí)產(chǎn)權(quán)(IP)供應(yīng)商新思科技公司與中國內(nèi)地最大的芯片代工企業(yè)中芯國際集成電路制造有限公司日前宣布，將攜手推出全新的65納米R(shí)TL-to-GDSII參考設(shè)計(jì)流程4.0(Reference Flow 4.0)。作為新思科技專業(yè)化服務(wù)部與中芯國際共同開發(fā)的成果，該參考流程中增加了 Synopsys Eclypse™ 低功耗解決方案及IC Compiler Zroute布線技術(shù)，為設(shè)計(jì)人員解決更精細(xì)工藝節(jié)點(diǎn)中遇到的低功耗和可制造性設(shè)計(jì)(DFM)等問題提供更多
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利用現(xiàn)成FPGA開發(fā)板進(jìn)行ASIC原型開發(fā)

2004年12月在一項(xiàng)由Synplicity公司委托的調(diào)查中，全世界超過20,000名開發(fā)者被詢問關(guān)于他們的硬件輔助ASIC驗(yàn)證...
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Magma　最新版Talus Design面世

　　美國加州圣荷塞 2009年4月14日– 芯片設(shè)計(jì)解決方案供應(yīng)商微捷碼（Magma®）設(shè)計(jì)自動(dòng)化有限公司（納斯達(dá)克代碼：LAVA）日前宣布，該公司面向先進(jìn)集成電路的全芯片綜合產(chǎn)品Talus® Design的最新版本正式面市。新版Talus® Design包括了一個(gè)增強(qiáng)的時(shí)序優(yōu)化引擎、改善的內(nèi)存使用效率以及先進(jìn)的生產(chǎn)率改進(jìn)，比如：創(chuàng)新性可用性、更為靈活的先進(jìn)腳本語言以及領(lǐng)先的第三方可測(cè)性設(shè)計(jì)（DFT）產(chǎn)品支持。同時(shí)，Talus Design與Talus Vortex相結(jié)
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Cadence推出C-to-Silicon Compiler拓展系統(tǒng)級(jí)產(chǎn)品

　　全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司（納斯達(dá)克: CDNS），今天宣布推出Cadence® C-to-Silicon Compiler，這是一種高階綜合產(chǎn)品，能夠讓設(shè)計(jì)師在創(chuàng)建和復(fù)用系統(tǒng)級(jí)芯片IP的過程中，將生產(chǎn)力提高10倍。C-to-Silicon Compiler中的創(chuàng)新技術(shù)成為溝通系統(tǒng)級(jí)模型之間的橋梁，它們通常是用C/C++ 和SystemC寫成的，而寄存器傳輸級(jí)（RTL）模型通常被用于檢驗(yàn)、實(shí)現(xiàn)和集成SoC。這種重要的新功能對(duì)于開發(fā)新型SoC和系統(tǒng)級(jí)IP，用于消費(fèi)電子、無
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