色婷婷AⅤ一区二区三区|亚洲精品第一国产综合亚AV|久久精品官方网视频|日本28视频香蕉

    

      

          


          
	
  	
          
	
          
		首頁　 
		資訊　 
		商機 　
		下載　 
		拆解 　
		高校　 
		招聘 　
		雜志　 
		會展　 
		EETV　 
		百科 　
		問答　 
		電路圖　 
		工程師手冊 　
		Datasheet　
		100例 　
		活動中心　 
		E周刊閱讀 　
		樣片申請
	
          




          
	EEPW首頁 >> 
	主題列表 >> 
	rtl-4553
          

          
	
          
    	
          
    	  	
          
              	
                                
          
                  

                                
          
                    
          西門子發(fā)布Tessent RTL Pro強化可測試性設(shè)計能力
          
                                                            
            
                    	
          • 西門子數(shù)字化工業(yè)軟件近日推出 Tessent? RTL Pro 創(chuàng)新軟件解決方案，旨在幫助集成電路 (IC) 設(shè)計團隊簡化和加速下一代設(shè)計的關(guān)鍵可測試性設(shè)計 (DFT) 任務(wù)。隨著 IC 設(shè)計規(guī)模不斷增大、復(fù)雜性持續(xù)增長，工程師需要在設(shè)計早期階段發(fā)現(xiàn)并解決可測試性問題，西門子的 Tessent 軟件可以在設(shè)計流程早期階段分析和插入大多數(shù) DFT 邏輯，執(zhí)行快速綜合，運行 ATPG（自動測試向量生成），以發(fā)現(xiàn)和解決異常模塊并采取適當(dāng)?shù)拇胧瑵M足客戶不斷增長的需求。Tessent RTL Pro 進一步擴展了
            • 
                    	                        
          • 關(guān)鍵字：
                        西門子  Tessent RTL Pro  可測試性設(shè)計                          
            • 
                   	
          
                    
          
                
          
                                
          
                    
          Cadence推出Joules RTL Design Studio，將RTL生產(chǎn)力和結(jié)果質(zhì)量提升到新的高度
          
                                                            
                                        
            
                    	
          • ·? ?將 RTL 收斂速度加快 5 倍，結(jié)果質(zhì)量改善 25%·? ?RTL 設(shè)計師可快速準(zhǔn)確地了解物理實現(xiàn)指標(biāo)，根據(jù)提供的指引有效提升 RTL 性能·? ?與 Cadence Cerebrus 和 Cadence JedAI Platform 集成，實現(xiàn) AI 驅(qū)動的 RTL 優(yōu)化中國上海，2023 年 7 月 17 日 —— 楷登電子（美國 Cadence 公司，NASDAQ：CDNS）近日宣布推出 Cadence? Joules? RTL 
            • 
                    	                        
          • 關(guān)鍵字：
                        Cadence  RTL                          
            • 
                   	
          
                    
          
                
          
                                
          
                    
          Cadence擴展JasperGold平臺用于高級形式化RTL簽核
          
                                                            
            
                    	
          • 　　楷登電子(美國Cadence公司)今日正式發(fā)布JasperGold? 形式驗證平臺擴展版，引入高級形式化驗證技術(shù)的JasperGold Superlint和Clock Domain Crossing (CDC)應(yīng)用，以滿足JasperGold形式驗證技術(shù)在RTL設(shè)計領(lǐng)域的簽核要求。較現(xiàn)有驗證解決方案，Superlint和CDC應(yīng)用提高了IP設(shè)計質(zhì)量，后期RTL變更最高減少80%， IP開發(fā)時間縮短4周。如需了解更多關(guān)于JasperGold技術(shù)
            • 
                    	                        
          • 關(guān)鍵字：
                        Cadence  RTL                          
            • 
                   	
          
                    
          
                
          
                                
          
                    
          如何通過RTL分析、SDC約束和綜合向?qū)Ц焱瞥鯢PGA設(shè)計
          
                                                            
            
                    	
          • EDA 公司和 FPGA 廠商不斷開發(fā)新的工具和方法，推進繁瑣任務(wù)的自動化，幫助設(shè)計團隊集中精力做好創(chuàng)造性工作。下面我們就來看看 FPGA 工具流程的演進發(fā)展，了解一下現(xiàn)代 FPGA 團隊是如何利用 RTL分析、約束生成和綜合導(dǎo)向來減少設(shè)計迭代的。
            • 
                    	                        
          • 關(guān)鍵字：
                        RTL  SDC  綜合向?qū)?/a>  FPGA                          
            • 
                   	
          
                    
          
                
          
                                
          
                    
          Mentor Graphics Catapult 平臺將設(shè)計啟動到驗證收斂的
          
                                                            
            
                    	
          • 　　Mentor Graphics 公司今天發(fā)布了最新版的 Catapult? 平臺。與傳統(tǒng)手工編碼的寄存器傳輸級 (RTL) 相比，該平臺將硬件設(shè)計的時間從設(shè)計啟動到 RTL 驗證收斂縮短了 50%。雖然現(xiàn)有的高級綜合 (HLS) 方法可將設(shè)計和驗證生產(chǎn)率提高多達 10 倍，但是完成最終 RTL 驗證所需的時間還是可能會抵消這些優(yōu)勢。而此次發(fā)布的 Catapult 平臺結(jié)合 HLS 與成熟可靠的驗證方法以及新工具，其中，新工具能夠在 C++/SystemC 級驗證收斂(實現(xiàn) C++/SystemC si
            • 
                    	                        
          • 關(guān)鍵字：
                        Mentor  RTL                           
            • 
                   	
          
                    
          
                
          
                                
          
                    
          數(shù)字電路設(shè)計入門之?dāng)?shù)字設(shè)計的任務(wù)和兩項基本功
          
                                                            
            
                    	
          • 　　這次我們講一講如何入門學(xué)習(xí)硬件描述語言和數(shù)字邏輯電路;學(xué)習(xí)數(shù)字邏輯電路，我推薦的一本書就是--《數(shù)字設(shè)計-原理與實踐》，其他的深入點可以看看《完整數(shù)字設(shè)計》;而對于硬件描述語言呢?有兩個原則，一個是買書的原則，一個是看書的原則。首先，你必須買兩類書，一類是語法書，平常使用的時候可以查一查某些語法;一類是，對語言的使用的講解和使用的方法(如何書寫RTL，如何設(shè)計電路，如何調(diào)試代碼，使用仿真器等);我用過一年的VHDL和兩年的Verilog;作為過來人，我想介紹一些比較好的書給入門者，避免大家走彎路。

            • 
                    	                        
          • 關(guān)鍵字：
                        Verilog  RTL                          
            • 
                   	
          
                    
          
                
          
                                
          
                    
          FPGA入門者必讀寶典：詳述開發(fā)流程每一環(huán)節(jié)的物理含義和實現(xiàn)目標(biāo)
          
                                                            
                                        
            
                    	
          • 　　要知道，要把一件事情做好，不管是做哪們技術(shù)還是辦什么手續(xù)，明白這個事情的流程非常關(guān)鍵，它決定了這件事情的順利進行與否。同樣，我們學(xué)習(xí)FPGA開發(fā)數(shù)字系統(tǒng)這個技術(shù)，先撇開使用這個技術(shù)的基礎(chǔ)編程語言的具體語法、使用工具和使用技巧不談，咱先來弄清楚FPGA的開發(fā)流程是什么。
　　FPGA的開發(fā)流程是遵循著ASIC的開發(fā)流程發(fā)展的，發(fā)展到目前為止，F(xiàn)PGA的開發(fā)流程總體按照圖1進行，有些步驟可能由于其在當(dāng)前項目中的條件的寬度的允許，可以免去，比如靜態(tài)仿真過程，這樣來達到項目時間上的優(yōu)勢。但是，大部分的流程步
            • 
                    	                        
          • 關(guān)鍵字：
                        FPGA  RTL                          
            • 
                   	
          
                    
          
                
          
                                
          
                    
          精確估算SoC設(shè)計動態(tài)功率的新方法
          
                                                            
                                        
            
                    	
          • 　　通過省去基于文件的流程，新工具可提供完整的 RTL 功率探測和精確的門級功率分析流程。
　　在最近發(fā)布的一篇文章中，筆者強調(diào)了當(dāng)前動態(tài)功耗估算方法的內(nèi)在局限性。簡單來說，當(dāng)前的方法是一個基于文件的流程，其中包括兩個步驟。第一步，軟件模擬器或硬件仿真器會在一個交換格式 (SAIF) 文件中跟蹤并累積整個運行過程中的翻轉(zhuǎn)活動，或在快速信號數(shù)據(jù)庫 (FSDB) 文件中按周期記錄每個信號的翻轉(zhuǎn)活動。第二步，使用一個饋入 SAIF 文件的功率估算工具計算整個電路的平均功耗，或使用 FSDB 文件計算設(shè)計時間和
            • 
                    	                        
          • 關(guān)鍵字：
                        SoC  RTL                           
            • 
                   	
          
                    
          
                
          
                                
          
                    
          精確估算SoC設(shè)計動態(tài)功率的新方法
          
                                                            
                                        
            
                    	
          • 　　通過省去基于文件的流程，新工具可提供完整的 RTL 功率探測和精確的門級功率分析流程。
　　在最近發(fā)布的一篇文章中，筆者強調(diào)了當(dāng)前動態(tài)功耗估算方法的內(nèi)在局限性。簡單來說，當(dāng)前的方法是一個基于文件的流程，其中包括兩個步驟。第一步，軟件模擬器或硬件仿真器會在一個交換格式 (SAIF) 文件中跟蹤并累積整個運行過程中的翻轉(zhuǎn)活動，或在快速信號數(shù)據(jù)庫 (FSDB) 文件中按周期記錄每個信號的翻轉(zhuǎn)活動。第二步，使用一個饋入 SAIF 文件的功率估算工具計算整個電路的平均功耗，或使用 FSDB 文件計算設(shè)計時間和
            • 
                    	                        
          • 關(guān)鍵字：
                        SoC  RTL                           
            • 
                   	
          
                    
          
                
          
                                
          
                    
          不同的verilog代碼風(fēng)格看RTL視圖之三
          
                                                            
                                        
            
                    	
          • 　　我們來做一個4選一的Mux的實驗，首先是利用if…else語句來做，如下。
　　(由輸入xsel來選擇輸出的路數(shù)xin0,xin1,xin2,xin3其一，輸出yout)
　　Ex3:
　　input clk;
　　input xin0,xin1,xin2,xin3;
　　input[1:0] xsel;
　　output yout;
　　reg youtr;
　　always @ (posedge clk)
　　if(xsel == 2'b00) youtr <
            • 
                    	                        
          • 關(guān)鍵字：
                        verilog  RTL                          
            • 
                   	
          
                    
          
                
          
                                
          
                    
          不同的verilog代碼風(fēng)格看RTL視圖之二
          
                                                            
                                        
            
                    	
          • 　　這次要說明的一個問題是我在做一個480*320液晶驅(qū)動的過程中遇到的，先看一個簡單的對比，然后再討論不遲。
　　這個程序是在我的液晶驅(qū)動設(shè)計中提取出來的。假設(shè)是x_cnt不斷的增加，8bit的x_cnt加一個周期回到0后，y_cnt加1，如此循環(huán)，本意是要讓下面的dout信號只有在x_cnt>=5 & y_cnt=0或者x_cnt<= 4,y_cnt=1這個區(qū)間內(nèi)為1，其它時刻內(nèi)為0。一般而言會有如下兩種描述，前者是時序邏輯，后者是組合邏輯。當(dāng)然除了下面兩種編碼風(fēng)格外，還可以有很
            • 
                    	                        
          • 關(guān)鍵字：
                        verilog  RTL                          
            • 
                   	
          
                    
          
                
          
                                
          
                    
          不同的verilog代碼風(fēng)格看RTL視圖之一
          
                                                            
                                        
            
                    	
          • 　　剛開始玩CPLD/FPGA開發(fā)板的時候使用的一塊基于EPM240T100的板子，alter的這塊芯片雖說功耗小體積小，但是資源還是很小的，你寫點稍微復(fù)雜的程序，如果不注意coding style，很容易就溢出了。當(dāng)時做一個三位數(shù)的解碼基本就讓我苦死了，對coding style的重要性也算是有一個比較深刻的認(rèn)識了。
　　后來因為一直在玩xilinx的spartan3 xc3s400，這塊芯片資源相當(dāng)豐富，甚至于我在它里面緩存了一幀640*480*3/8BYTE的數(shù)據(jù)都沒有問題(VGA顯示用)。而最近
            • 
                    	                        
          • 關(guān)鍵字：
                        FPGA  verilog  RTL                          
            • 
                   	
          
                    
          
                
          
                                
          
                    
          淺淡邏輯設(shè)計的學(xué)習(xí)(一)
          
                                                            
            
                    	
          • 　　我接觸邏輯設(shè)計有三年多的時間了，說是三年，其實真正有大的提高就是在公司實習(xí)的那一年期間。在即將去公司報到之前，把一些東西寫下來，希望讓大家少走些彎路。
　　學(xué)習(xí)邏輯設(shè)計首先要有項目掛靠，如果你覺得未來一段時間你都不可能有的話，接下來的內(nèi)容你就沒有必要再看了，花的時間再多也只能學(xué)到皮毛--很多細(xì)節(jié)的問題光寫代碼是發(fā)現(xiàn)不到的。而且要真正入門，最好要多做幾個項目(這三年大大小小的項目我做有七八個)，總線型的和數(shù)字信號處理型的最好都要接觸一些，因為這兩個方向的邏輯設(shè)計差異比較大：前者主要是控制型的，會涉及到
            • 
                    	                        
          • 關(guān)鍵字：
                        邏輯設(shè)計  IC  RTL                          
            • 
                   	
          
                    
          
                
          
                                
          
                    
          解析FPGA低功耗設(shè)計
          
                                                            
                                        
            
                    	
          • 　　在項目設(shè)計初期，基于硬件電源模塊的設(shè)計考慮，對FPGA設(shè)計中的功耗估計是必不可少的。筆者經(jīng)歷過一個項目，整個系統(tǒng)的功耗達到了100w,而單片F(xiàn)PGA的功耗估計得到為20w左右，有點過高了，功耗過高則會造成發(fā)熱量增大，溫度高最常見的問題就是系統(tǒng)重啟，另外對FPGA內(nèi)部的時序也不利，導(dǎo)致可靠性下降。其它硬件電路的功耗是固定的，只有FPGA的功耗有優(yōu)化的余地，因此硬件團隊則極力要求筆者所在的FPGA團隊盡量多做些低功耗設(shè)計。筆者項目經(jīng)歷尚淺，還是第一次正視功耗這碼事兒，由于項目時間比較緊，而且xilinx方
            • 
                    	                        
          • 關(guān)鍵字：
                        FPGA  低功耗  RTL                          
            • 
                   	
          
                    
          
                
          
                                
          
                    
          Excellicon工具被燦芯半導(dǎo)體采用，用以縮短時序收斂過程加快產(chǎn)品交付
          
                                                            
            
                    	
          • 　　Excellicon公司，一家時序約束分析和調(diào)試解決方案的供應(yīng)商，可以提供自動化的時序約束編輯、編譯、管理、實現(xiàn)和驗證，日前宣布其產(chǎn)品被燦芯半導(dǎo)體采用，燦芯半導(dǎo)體是一家背靠中芯國際集成電路制造有限公司的設(shè)計服務(wù)公司，提供復(fù)雜的SOC和ASIC設(shè)計服務(wù)。　　Excellicon工具很好的幫助燦芯半導(dǎo)體生成靈活的、客制化的、符合成本效益的設(shè)計流程，以便縮短復(fù)雜芯片的設(shè)計開發(fā)時間，該工具可以滿足復(fù)雜的時序約束開發(fā)、驗證和管理需求。Excellicon工具有望加快時序收斂過程并消除設(shè)計和實現(xiàn)工程之間無數(shù)次迭代
            • 
                    	                        
          • 關(guān)鍵字：
                        Excellicon  燦芯  RTL                          
            • 
                   	
          
                    
          
                
          
                                                

                
          
	                
          
		                	
          
	
          
	共34條
	1/3															1																2																3							»
			
	
          
		                
          
	               	
          
                
          
        	
          
            
          
        
          
	
          
	
	
          

          

          
        		關(guān)于我們 - 
        		廣告服務(wù) - 
        		企業(yè)會員服務(wù) - 
        		網(wǎng)站地圖 - 
        		聯(lián)系我們 - 
        		征稿 - 
        		友情鏈接 - 
        		手機EEPW
        		
          
        		Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
          
        		《電子產(chǎn)品世界》雜志社 版權(quán)所有 北京東曉國際技術(shù)信息咨詢有限公司
          
      			備案 京ICP備12027778號-2 北京市公安局備案：1101082052    京公網(wǎng)安備11010802012473