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verilog-a 文章 進(jìn)入verilog-a技術(shù)社區(qū)
Verilog數(shù)據(jù)類型
- 線網(wǎng)類型。 net type 表示 Verilog 結(jié)構(gòu)化元件間的物理連線。它的值由驅(qū)動(dòng)元件的值決定，例如連續(xù)賦值或門的輸出。如果沒(méi)有驅(qū)動(dòng)元件連接到線網(wǎng)，線網(wǎng)的缺省值為 z 。
- 關(guān)鍵字： Verilog 數(shù)據(jù)類型
Verilog HDL和VHDL的比較
- 這兩種語(yǔ)言都是用于數(shù)字電子系統(tǒng)設(shè)計(jì)的硬件描述語(yǔ)言，而且都已經(jīng)是 IEEE 的標(biāo)準(zhǔn)。 VHDL 1987 年成為標(biāo)準(zhǔn)，而 Verilog 是 1995 年才成為標(biāo)準(zhǔn)的。這個(gè)是因?yàn)?VHDL 是美國(guó)軍方組織開(kāi)發(fā)的，而 Verilog 是一個(gè)公司的私有財(cái)產(chǎn)轉(zhuǎn)化而來(lái)的。為什么 Verilog 能成為 IEEE 標(biāo)準(zhǔn)呢？它一定有其優(yōu)越性才行，所以說(shuō) Verilog 有更強(qiáng)的生命力。
- 關(guān)鍵字： Verilog VHDL HDL
Verilog串口通訊設(shè)計(jì)
- FPGA(Field Pmgrammable Gate Array)現(xiàn)場(chǎng)可編程門陣列在數(shù)字電路的設(shè)計(jì)中已經(jīng)被廣泛使用。這種設(shè)計(jì)方式可以將以前需要多塊集成芯片的電路設(shè)計(jì)到一塊大模塊可編程邏輯器件中，大大減少了電路板的尺寸，增強(qiáng)了系統(tǒng)的可靠性和設(shè)計(jì)的靈活性。本文詳細(xì)介紹了已在實(shí)際項(xiàng)目中應(yīng)用的基于FPGA的串口通訊設(shè)計(jì)。本設(shè)計(jì)分為硬件電路設(shè)計(jì)和軟件設(shè)計(jì)兩部分，最后用仿真驗(yàn)證了程序設(shè)計(jì)的正確性。
- 關(guān)鍵字： Verilog 串口通訊 FPGA
基于FPGA實(shí)現(xiàn)CPCI數(shù)據(jù)通信
- 本文設(shè)計(jì)的系統(tǒng)采用PLX公司生產(chǎn)的CPCI協(xié)議轉(zhuǎn)換芯片PCI9054，通過(guò)Verilog HDL語(yǔ)言在FPGA中產(chǎn)生相應(yīng)的控制信號(hào)，完成對(duì)數(shù)據(jù)的快速讀寫，從而實(shí)現(xiàn)了與CPCI總線的高速數(shù)據(jù)通信。
- 關(guān)鍵字： CPCI協(xié)議轉(zhuǎn)換 Verilog FPGA
抗故障攻擊的專用芯片存儲(chǔ)單元設(shè)計(jì)
- 在復(fù)用檢測(cè)和線性校驗(yàn)碼檢測(cè)的基礎(chǔ)上，提出互補(bǔ)存儲(chǔ)、奇偶校驗(yàn)和漢明碼校驗(yàn)三種存儲(chǔ)單元的抗故障攻擊防護(hù)方案。應(yīng)用這三種方案，用硬件描述語(yǔ)言Verilog設(shè)計(jì)了三種抗故障攻擊雙端口RAM存儲(chǔ)器，在Altera 公司的器件EP1C12Q240C8上予以實(shí)現(xiàn)。
- 關(guān)鍵字： 漢明碼校驗(yàn) 存儲(chǔ)單元 Verilog
基于FPGA步進(jìn)電機(jī)驅(qū)動(dòng)控制系統(tǒng)的設(shè)計(jì)
- 通過(guò)對(duì)步進(jìn)電機(jī)的驅(qū)動(dòng)控制原理的分析，利用Verilog語(yǔ)言進(jìn)行層次化設(shè)計(jì)，最后實(shí)現(xiàn)了基于FPGA步進(jìn)電機(jī)的驅(qū)動(dòng)控制系統(tǒng)。該系統(tǒng)可以實(shí)現(xiàn)步進(jìn)電機(jī)按既定角度和方向轉(zhuǎn)動(dòng)及定位控制等功能。仿真和綜合的結(jié)果表明，該系統(tǒng)不但可以達(dá)到對(duì)步進(jìn)電機(jī)的驅(qū)動(dòng)控制，同時(shí)也優(yōu)化了傳統(tǒng)的系統(tǒng)結(jié)構(gòu)，提高了系統(tǒng)的抗干擾能力和穩(wěn)定性，可用于工業(yè)自動(dòng)化、辦公自動(dòng)化等應(yīng)用場(chǎng)合。
- 關(guān)鍵字： 步進(jìn)電機(jī) Verilog FPGA
帶I2C接口的時(shí)鐘IP核設(shè)計(jì)與優(yōu)化
- 采用FPGA可編程邏輯器件和硬件描述語(yǔ)言Verilog實(shí)現(xiàn)了時(shí)鐘IP核數(shù)據(jù)傳輸、調(diào)時(shí)和鬧鈴等功能設(shè)計(jì).在此基礎(chǔ)上,分析和討論IP核功能仿真和優(yōu)化的方法,并通過(guò)Modelsim仿真工具和Design Compile邏輯綜合優(yōu)化工具對(duì)設(shè)計(jì)進(jìn)行仿真、綜合和優(yōu)化,證明了設(shè)計(jì)的可行性.
- 關(guān)鍵字： Verilog 時(shí)鐘IP核 Modelsim仿真
HDLC協(xié)議控制器的IP核方案及其實(shí)現(xiàn)
- 介紹了HDLC協(xié)議控制器的IP核方案及實(shí)現(xiàn)方法，分別對(duì)發(fā)送和接收模塊進(jìn)行了分析，給出了仿真波形圖。該設(shè)計(jì)采用Verilog HDL語(yǔ)言進(jìn)行描述，用ModelSim SE 6.0進(jìn)行了功能仿真。
- 關(guān)鍵字： IP核 Verilog HDLC協(xié)議控制器
Verilog HDL基礎(chǔ)之：Verilog HDL語(yǔ)言簡(jiǎn)介
- Verilog HDL是硬件描述語(yǔ)言的一種，用于數(shù)字電子系統(tǒng)設(shè)計(jì)。它允許設(shè)計(jì)者用它來(lái)進(jìn)行各種級(jí)別的邏輯設(shè)計(jì)，可以用它進(jìn)行數(shù)字邏輯系統(tǒng)的仿真驗(yàn)證、時(shí)序分析、邏輯綜合。它是目前應(yīng)用最廣泛的一種硬件描述語(yǔ)言之一。Verilog HDL是在1983年由GDA公司的Phil Moorby首創(chuàng)的。
- 關(guān)鍵字： VerilogHDL VHDL Verilog-XL 華清遠(yuǎn)見(jiàn)
采用Verilog的數(shù)字跑表設(shè)計(jì)及實(shí)驗(yàn)
- 本節(jié)通過(guò)Verilog HDL語(yǔ)言編寫一個(gè)具有“百分秒、秒、分”計(jì)時(shí)功能的數(shù)字跑表，可以實(shí)現(xiàn)一個(gè)小時(shí)以內(nèi)精確至百分之一秒的計(jì)時(shí)。
- 關(guān)鍵字： 計(jì)數(shù)器 數(shù)字跑表 Verilog
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