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藍(lán)牙HCI-UART主控制接口的FPGA設(shè)計(jì)與實(shí)現(xiàn)

摘要：藍(lán)牙技術(shù)作為一種短距離的無(wú)線通信技術(shù),具有巨大的發(fā)展?jié)摿?本文意從HCI層進(jìn)行藍(lán)牙技術(shù)的應(yīng)用開(kāi)發(fā)...
關(guān)鍵字：藍(lán)牙 HCI-UART FPGA Verilog 通信

本文為實(shí)現(xiàn)高速數(shù)據(jù)的實(shí)時(shí)遠(yuǎn)程傳輸處理,提出了采用FPGA直接控制DM9000A進(jìn)行以太網(wǎng)數(shù)據(jù)收發(fā)的設(shè)計(jì)思路，實(shí)現(xiàn)了一種低成本、低功耗和高速率的網(wǎng)絡(luò)傳輸功能，最高傳輸速率可達(dá)100Mbps。

DM9000A簡(jiǎn)介
關(guān)鍵字： Verilog 9000A FPGA 9000

摘要：通用異步收發(fā)器UART常用于微機(jī)和外設(shè)之間的數(shù)據(jù)交換，針對(duì)UART的特點(diǎn)，提出了一種基于Ver4log HDL的UART設(shè)計(jì)方法。采用自頂向下的設(shè)計(jì)路線，結(jié)合狀態(tài)機(jī)的描述形式，使用硬件描述語(yǔ)言設(shè)計(jì)UART的頂層模塊及各個(gè)子
關(guān)鍵字： Verilog UART HDL 模塊設(shè)計(jì)

好用的Verilog串口UART程序,==========================================================================
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// Design Name : uart
// File Name : uart.v
// Function : S
關(guān)鍵字：程序 UART 串口 Verilog

怎樣實(shí)現(xiàn)Verilog模擬PS2協(xié)議,PS2協(xié)議讀鍵盤(pán)值相當(dāng)簡(jiǎn)單嘛，比模擬SPI、I2C簡(jiǎn)單多了...下面介紹一下具體過(guò)程.1.明確接線關(guān)系，只需接4根線，VCC要+5V，3.3我測(cè)試過(guò)不能用，時(shí)鐘和數(shù)據(jù)線要用bidir雙向口線，F(xiàn)PGA可以不用外接上拉電阻。另外，USB鍵盤(pán)
關(guān)鍵字： PS2 協(xié)議模擬 Verilog 實(shí)現(xiàn) 怎樣

之前探討過(guò)PS/2鍵盤(pán)編解碼以及數(shù)據(jù)傳輸協(xié)議，這次自己動(dòng)手實(shí)現(xiàn)了利用FPGA接收鍵盤(pán)編碼，然后通過(guò)串口傳輸?shù)絇C。做的比較簡(jiǎn)單，只是通過(guò)FPGA把大寫(xiě)字母A-Z轉(zhuǎn)換成相應(yīng)的ASCII碼，只要字母按鍵被按下，就能在串口調(diào)試助
關(guān)鍵字：程序解碼鍵盤(pán) PS2 verilog

基于Verilog的順序狀態(tài)邏輯FSM的設(shè)計(jì)與仿真,　硬件描述語(yǔ)言Verilog為數(shù)字系統(tǒng)設(shè)計(jì)人員提供了一種在廣泛抽象層次上描述數(shù)字系統(tǒng)的方式，同時(shí)，為計(jì)算機(jī)輔助設(shè)計(jì)工具在工程設(shè)計(jì)中的應(yīng)用提供了方法。該語(yǔ)言支持早期的行為結(jié)構(gòu)設(shè)計(jì)的概念，以及其后層次化結(jié)構(gòu)設(shè)計(jì)的
關(guān)鍵字： FSM 設(shè)計(jì) 仿真邏輯狀態(tài) Verilog 順序基于

介紹了H.264的量化算法，并用Modelsim進(jìn)行了仿真，結(jié)果與理論完全一致。分析了在FPGA開(kāi)發(fā)板上的資源的消耗。由此可知，完全可以用FPGA實(shí)現(xiàn)H.264的量化。
關(guān)鍵字： Verilog 264 AVC

基于FPGA和DDS的信號(hào)源設(shè)計(jì),1 引言
直接數(shù)字頻率合成DDS(Direct Digital Synthesizer)是基于奈奎斯特抽樣定理理論和現(xiàn)代器件生產(chǎn)技術(shù)發(fā)展的一種新的頻率合成技術(shù)。與第二代基于鎖相環(huán)頻率合成技術(shù)相比，DDS具有頻率切換時(shí)間短、頻率分辨率
關(guān)鍵字：設(shè)計(jì) 信號(hào)源 DDS FPGA 基于 FPGA，DDS，Verilog HDL

0引言H.264作為新一代的視頻壓縮標(biāo)準(zhǔn)，是由ITU-T的視頻編碼專(zhuān)家組和ISO／IEC的MPEG(運(yùn)動(dòng)圖像編碼...
關(guān)鍵字： H.264 AVC Verilog 可編程邏輯

　　作為一個(gè)負(fù)責(zé)FPGA 企業(yè)市場(chǎng)營(yíng)銷(xiāo)團(tuán)隊(duì)工作的人，我不得不說(shuō)，由于在工藝技術(shù)方面的顯著成就以及硅芯片設(shè)計(jì)領(lǐng)域的獨(dú)創(chuàng)性，F(xiàn)PGA 正不斷實(shí)現(xiàn)其支持片上系統(tǒng)設(shè)計(jì)的承諾。隨著每一代新產(chǎn)品的推出，F(xiàn)PGA 在系統(tǒng)中具有越來(lái)來(lái)越多的功能，可作為協(xié)處理器、DSP 引擎以及通信平臺(tái)等，在某些應(yīng)用領(lǐng)域甚至還可用作完整的片上系統(tǒng)。　　因此，在摩爾定律的作用下，F(xiàn)PGA 產(chǎn)業(yè)的門(mén)數(shù)量不斷增加，性能與專(zhuān)門(mén)功能逐漸加強(qiáng)，使得 FPGA 在電子系統(tǒng)領(lǐng)域能夠取代此前只有 ASIC 和 ASSP 才能發(fā)揮的作用。不過(guò)，說(shuō)到底，F(xiàn)
關(guān)鍵字： xilinx FPGA VHDL Verilog

直接數(shù)字頻率合成技術(shù)(Direct Digital Synthesize，DDS)是繼直接頻率合成技術(shù)和鎖相式頻率合成技術(shù)之后的第三代頻率合成技術(shù)。它采用全數(shù)字技術(shù)，并從相位角度出發(fā)進(jìn)行頻率合成。隨著微電子技術(shù)和數(shù)字集成電路的飛速
關(guān)鍵字： Verilog HDL DDS 仿真

摘要：數(shù)字電位器由于可調(diào)精度高，更穩(wěn)定，定位更準(zhǔn)確，操作更方便，數(shù)據(jù)可長(zhǎng)期保存和隨時(shí)刷新等優(yōu)點(diǎn)，在某些場(chǎng)合具有模擬電位器不可比擬的優(yōu)勢(shì)。論述對(duì)數(shù)字電位器ADN2850的一種方便的控制方法，通過(guò)計(jì)算機(jī)上的串口直
關(guān)鍵字：串口控制 ADN2850 數(shù)字電位器 Verilog HDL 基于

　　在工信部電子信息司的指導(dǎo)下，工業(yè)和信息化部軟件與集成電路促進(jìn)中心(CSIP )聯(lián)合集成電路IP核標(biāo)準(zhǔn)工作組，現(xiàn)面向全國(guó)集成電路設(shè)計(jì)企業(yè)工程師、科研院所及高校師生，舉辦2009年“首屆中國(guó)開(kāi)源IP核標(biāo)準(zhǔn)化設(shè)計(jì)競(jìng)賽”，競(jìng)賽報(bào)名工作已于6月3日啟動(dòng)。報(bào)名及詳情咨詢可登錄競(jìng)賽官方網(wǎng)站 http://www.ipmall.org.cn了解。據(jù)悉本次競(jìng)賽獲獎(jiǎng)?wù)呖煞謩e獲得現(xiàn)金1萬(wàn)元、5千元等獎(jiǎng)勵(lì)，針對(duì)學(xué)生參賽者有機(jī)會(huì)獲得到IBM中國(guó)芯片設(shè)計(jì)中心實(shí)習(xí)的機(jī)會(huì)! 　　參賽者可以個(gè)人或團(tuán)隊(duì)(不高于
關(guān)鍵字： CSIP VHDL Verilog