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HDL編碼風格與編碼指南
- 第一部分：說明 1.準則的重要程度分三個層次： 好的經(jīng)驗 -- 表明這條規(guī)則是一般情況下比較好的經(jīng)驗，在大多數(shù)的情況下要遵循,在特殊情況下可以突破這一規(guī)則。 推薦 -- 推薦這一規(guī)則，在遵循這一規(guī)則的條件下，一般不會出現(xiàn)問題； 強烈推薦 -- 表示嚴格規(guī)定，除非出現(xiàn)特別特殊的情況，否則要嚴格遵守?！? 2．斜體部分一般表明不按照規(guī)則執(zhí)行，會出現(xiàn)的問題和現(xiàn)象，或一些相關(guān)注釋。 3．版本及修訂工作 姓名 徐欣，孫廣富 修訂 規(guī)范的最初發(fā)布 日期 2002-6-30
- 關(guān)鍵字： HDL 編碼風格 編碼指南 嵌入式
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- 規(guī)范很重要 工作過的朋友肯定知道，公司里是很強調(diào)規(guī)范的，特別是對于大的設(shè)計（無論軟件還是硬件），不按照規(guī)范走幾乎是不可實現(xiàn)的。邏輯設(shè)計也是這樣：如果不按規(guī)范做的話，過一個月后調(diào)試時發(fā)現(xiàn)有錯，回頭再看自己寫的代碼，估計很多信號功能都忘了，更不要說檢錯了；如果一個項目做了一半一個人走了，接班的估計得從頭開始設(shè)計；如果需要在原來的版本基礎(chǔ)上增加新功能，很可能也得從頭來過，很難做到設(shè)計的可重用性。 在邏輯方面，我覺得比較重要的規(guī)范有這些： 1.設(shè)計必須文檔化。要將設(shè)計思路，詳細實現(xiàn)等寫入文檔，然
- 關(guān)鍵字： verilog
基于異步FIFO實現(xiàn)不同時鐘域間數(shù)據(jù)傳遞的設(shè)計
- 摘 要：數(shù)據(jù)流在不同時鐘域間的傳遞一直是集成電路芯片設(shè)計中的一個重點問題。本文通過采用異步FIFO的方式給出了這個問題的一種解決方法，并采用Verilog 硬件描述語言通過前仿真和邏輯綜合完成設(shè)計。 關(guān)鍵詞：異步FIFO；時鐘域；Verilog引言當今集成電路設(shè)計的主導思想之一就是設(shè)計同步化，即對所有時鐘控制器件(如觸發(fā)器、RAM等)都采用同一個時鐘來控制。但在實際的應(yīng)用系統(tǒng)中，實現(xiàn)完全同步化的設(shè)計非常困難，很多情況下不可避免地要完成數(shù)據(jù)在不同時鐘域間的傳遞(如高速模塊
- 關(guān)鍵字： Verilog 時鐘域 異步FIFO
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