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	verilog-hdl
          

          
	
          
    	
          
    	  	
          
              	
                                
          
                  

                                
          
                    
          基于FPGA的串行接口SPI的設(shè)計與實現(xiàn)
          
                                                            
            
                    	
          • SPI 總線是一個同步串行接口的數(shù)據(jù)總線，具有全雙工、信號線少、協(xié)議簡單、傳輸速度快等特點。介紹了SPI 總線的結(jié)構(gòu)和工作原理，對4 種工作模式的異同進行了比較，并著重分析了SPI 總線的工作時序。利用Verilog 硬件描述語言編寫出SPI 總線的主機模塊，經(jīng)ModelSim 仿真得出相應的仿真波形。
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          • 關(guān)鍵字：
                        SPI  同步串行接口  Verilog                          
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          基于Avalon-ST接口幀讀取IP核的設(shè)計和應用
          
                                                            
            
                    	
          • 研究基于Avalon-ST接口幀讀取的IP核設(shè)計應用，通過Avalon-ST接口將外部存儲中不同格式的幀數(shù)據(jù)轉(zhuǎn)化為視頻流輸出。根據(jù)Avalon總線協(xié)議及Avalon-ST視頻協(xié)議研究設(shè)計方案，使用Verilog HDL語言對模塊進行硬件設(shè)計，并將實現(xiàn)的模塊進行測試。
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          • 關(guān)鍵字：
                        Avalon-ST  IP核  Verilog                          
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          基于FPGA和Verilog的LCD控制器設(shè)計
          
                                                            
            
                    	
          • 本文選用Xilinx公司的SpananIII系列XC3S200器件，利用硬件描述語言Verilog設(shè)計了液晶顯示擰制器，實現(xiàn)了替代專用集成電路驅(qū)動控制LCD的作用。
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          • 關(guān)鍵字：
                        Verilog  液晶顯示擰制器  LCD                          
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          HDLC協(xié)議控制器的IP核方案及其實現(xiàn)
          
                                                            
            
                    	
          •  介紹了HDLC協(xié)議控制器的IP核方案及實現(xiàn)方法，分別對發(fā)送和接收模塊進行了分析，給出了仿真波形圖。該設(shè)計采用Verilog HDL語言進行描述，用ModelSim SE 6.0進行了功能仿真。
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          • 關(guān)鍵字：
                        IP核  Verilog  HDLC協(xié)議控制器                          
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          Verilog HDL基礎(chǔ)之：Verilog HDL語言簡介
          
                                                            
            
                    	
          • Verilog HDL是硬件描述語言的一種，用于數(shù)字電子系統(tǒng)設(shè)計。它允許設(shè)計者用它來進行各種級別的邏輯設(shè)計，可以用它進行數(shù)字邏輯系統(tǒng)的仿真驗證、時序分析、邏輯綜合。它是目前應用最廣泛的一種硬件描述語言之一。Verilog HDL是在1983年由GDA公司的Phil Moorby首創(chuàng)的。
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          • 關(guān)鍵字：
                        VerilogHDL  VHDL  Verilog-XL  華清遠見                          
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          采用Verilog的數(shù)字跑表設(shè)計及實驗
          
                                                            
            
                    	
          • 本節(jié)通過Verilog HDL語言編寫一個具有“百分秒、秒、分”計時功能的數(shù)字跑表，可以實現(xiàn)一個小時以內(nèi)精確至百分之一秒的計時。
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          • 關(guān)鍵字：
                        計數(shù)器  數(shù)字跑表  Verilog                          
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          FPGA協(xié)處理器實現(xiàn)代碼加速的設(shè)計
          
                                                            
            
                    	
          • 本文主要研究了代碼加速和代碼轉(zhuǎn)換到硬件協(xié)處理器的方法。我們還分析了通過一個涉及到基于輔助處理器單元(APU)的實際圖像顯示案例的基準數(shù)據(jù)均衡決策的過程。該設(shè)計使用了在一個平臺FPGA中實現(xiàn)的一個嵌入式PowerPC。
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          • 關(guān)鍵字：
                        協(xié)處理器  代碼加速  HDL                          
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          基于FPGA光電容積脈搏波參數(shù)檢測的IP核設(shè)計
          
                                                            
            
                    	
          •  文章簡要介紹了從光電容積脈搏波中提取出的特征值有助于在醫(yī)學領(lǐng)域中分析人體的病理特征。為了檢測脈搏波的血流參數(shù),整個系統(tǒng)采用Altera公司cyclone系列的FPGA開發(fā)平臺,運用硬件語言Verilog HDL編程設(shè)計了波形參數(shù)的檢測模塊,通過設(shè)計IP核進行數(shù)據(jù)處理并實現(xiàn)了脈搏波的實時檢測。使用了QuartusⅡ、Icarus verilog和GTKwave軟件進行綜合仿真,并通過FPGA原型驗證。創(chuàng)新點在于采用FPGA通過硬件的方式提高了實時檢測的速度,降低了開發(fā)成本,增強了可攜帶性。
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          • 關(guān)鍵字：
                        病理特征  Verilog  原型驗證                          
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          基于Verilog HDL的I2C總線功能的實現(xiàn)
          
                                                            
            
                    	
          • 簡述了I2C總線的特點;介紹了開發(fā)FPGA時I2C總線模塊的設(shè)計思路;給出并解釋了用Verilog HDL實現(xiàn)部分I2C總線功能的程序,以及I2C總線主從模式下的仿真時序圖。
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          • 關(guān)鍵字：
                        Verilog  I2C  仿真時序                          
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          基于Verilog的SMBus總線控制器的設(shè)計與實現(xiàn)
          
                                                            
            
                    	
          • SMBus是一種高效的同步串行總線。通過分析SMBus總線協(xié)議，提出了一種運行于基于PCI-Express技術(shù)的橋接芯片上的SMBus控制器的設(shè)計方案，并且用Verilog語言描述，最后在Altera公司的FPGA上得以實現(xiàn)。通過仿真測試，證明該方法是穩(wěn)定有效的。
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          • 關(guān)鍵字：
                        SMBus總線  Verilog  有限狀態(tài)機                          
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          基于FPGA的3D圖像處理器IP核的實現(xiàn)
          
                                                            
            
                    	
          • LCD顯示屏的應用越來越廣，數(shù)量越來越多。LCD顯示屏應用廣泛,無處不在。如家庭各種電器設(shè)備。更常見是用于各種公共場合如體育館、廣場等商業(yè)用途。給我們傳遞一種更為直觀、生動的信息。從此我們的生活發(fā)生了巨大改變。巨大的應用巨大的市場帶來了巨大的商機?；贔PGA的LCD顯示的3D影像是為了LCD顯示屏的信息量更多，滿足人需求。
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          • 關(guān)鍵字：
                        IP核  3D圖像處理器  FPGA  LCD  Verilog                          
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          基于至簡設(shè)計法實現(xiàn)的PWM調(diào)制verilog
          
                                                            
                                        
            
                    	
          • 　　一、 功能描述　　脈沖寬度調(diào)制(pulse width modelation)簡稱PWM，利用微處理器的數(shù)字輸出來對模擬電路進行控制的一種非常有效的技術(shù)，廣泛應用在從測量、通信到功率控制與變換的許多領(lǐng)域中脈沖寬度調(diào)制是利用微處理器的數(shù)字輸出來對模擬電路進行控制的一種非常有效的技術(shù)，廣泛應用在從測量、通信到功率控制與變換的許多領(lǐng)域中?！　≡诒菊碌膽弥锌梢哉J為PWM就是一種方波。如圖所示：　　  
　　PWM波形圖　　上圖是一個周期為10ms，高電平為
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          • 關(guān)鍵字：
                        PWM  verilog                          
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          基于FPGA的自適應均衡器的研究與設(shè)計
          
                                                            
            
                    	
          • 摘要：近年來，自適應均衡技術(shù)在通信系統(tǒng)中的應用日益廣泛，利用自適應均衡技術(shù)在多徑環(huán)境中可以有效地提高數(shù)字接收機的性能。為了適應寬帶數(shù)字接收機的高速率特點，本文闡述了自適應均衡器的原理并對其進行改進。最
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          • 關(guān)鍵字：
                        自適應均衡器  寬帶數(shù)字接收機  FPGA  Verilog HDL                          
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          Verilog HDL設(shè)計進階：有限狀態(tài)機的設(shè)計原理及其代碼風格
          
                                                            
            
                    	
          • 由于Verilog HDL和 VHDL 行為描述用于綜合的歷史還只有短短的幾年，可綜合風格的Verilog HDL  和VHDL的語法只是它們各自語言的一個子集。又由于HDL的可綜合性研究近年來非?；钴S，可綜合子集的國際標準目前尚未最后形
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          • 關(guān)鍵字：
                        Verilog  HDL  進階  代碼                            
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          Verilog HDL硬件描述語言：task和function說明語句的區(qū)別
          
                                                            
            
                    	
          • task和function說明語句的區(qū)別task和function說明語句分別用來定義任務和函數(shù)。利用任務和函數(shù)可以把一個很大的程序模塊分解成許多較小的任務和函數(shù)便于理解和調(diào)試。輸入、輸出和總線信號的值可以傳入或傳出任務和函
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          • 關(guān)鍵字：
                        function  Verilog  task  HDL                            
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          verilog-hdl介紹
          
      			
          
		      	
          
		      			      			      	您好，目前還沒有人創(chuàng)建詞條verilog-hdl!
           
		      	歡迎您創(chuàng)建該詞條，闡述對verilog-hdl的理解，并與今后在此搜索verilog-hdl的朋友們分享。    創(chuàng)建詞條
		      			      	
          
    		
          
  		
          
  		  		  		
  		  		  		
  		  		  		
  		  		            
        		  		
          
    		
          
      			
          
        			
          熱門主題
          
      			
          
      			
          
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