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          Verilog數(shù)據(jù)類型

          • 線網(wǎng)類型。 net type 表示 Verilog 結構化元件間的物理連線。它的值由驅動元件的值決定,例如連續(xù)賦值或門的輸出。如果沒有驅動元件連接到線網(wǎng),線網(wǎng)的缺省值為 z 。
          • 關鍵字: Verilog  數(shù)據(jù)類型  

          Verilog語言要素

          • Verilog HDL 中的標識符 (identifier) 可以是任意一組字母、數(shù)字、 $ 符號和 _( 下劃線 ) 符號的組合,但標識符的第一個字符必須是字母或者下劃線。另外,標識符是區(qū)分大小寫的。
          • 關鍵字: Verilog  語言要素  VHDL  

          Verilog HDL和VHDL的比較

          • 這兩種語言都是用于數(shù)字電子系統(tǒng)設計的硬件描述語言,而且都已經(jīng)是 IEEE 的標準。 VHDL 1987 年成為標準,而 Verilog 是 1995 年才成為標準的。這個是因為 VHDL 是美國軍方組織開發(fā)的,而 Verilog 是一個公司的私有財產(chǎn)轉化而來的。為什么 Verilog 能成為 IEEE 標準呢?它一定有其優(yōu)越性才行,所以說 Verilog 有更強的生命力。
          • 關鍵字: Verilog  VHDL  HDL  

          Verilog串口通訊設計

          • FPGA(Field Pmgrammable Gate Array)現(xiàn)場可編程門陣列在數(shù)字電路的設計中已經(jīng)被廣泛使用。這種設計方式可以將以前需要多塊集成芯片的電路設計到一塊大模塊可編程邏輯器件中,大大減少了電路板的尺寸,增強了系統(tǒng)的可靠性和設計的靈活性。本文詳細介紹了已在實際項目中應用的基于FPGA的串口通訊設計。本設計分為硬件電路設計和軟件設計兩部分,最后用仿真驗證了程序設計的正確性。
          • 關鍵字: Verilog  串口通訊  FPGA  

          基于FPGA實現(xiàn)CPCI數(shù)據(jù)通信

          • 本文設計的系統(tǒng)采用PLX公司生產(chǎn)的CPCI協(xié)議轉換芯片PCI9054,通過Verilog HDL語言在FPGA中產(chǎn)生相應的控制信號,完成對數(shù)據(jù)的快速讀寫,從而實現(xiàn)了與CPCI總線的高速數(shù)據(jù)通信。
          • 關鍵字: CPCI協(xié)議轉換  Verilog  FPGA  

          CPLD/FPGA在數(shù)字通信系統(tǒng)的應用

          • 1 引言近年來,由于微電子學和計算機技術的迅速發(fā)展,給EDA技術行業(yè)帶來了巨大的變化。 HDL(hardware description language)硬件描述語言是一種描述電路行為的
          • 關鍵字: Verilog  CPLD  FPGA  HDL  漢明碼  

          抗故障攻擊的專用芯片存儲單元設計

          • 在復用檢測和線性校驗碼檢測的基礎上,提出互補存儲、奇偶校驗和漢明碼校驗三種存儲單元的抗故障攻擊防護方案。應用這三種方案,用硬件描述語言Verilog設計了三種抗故障攻擊雙端口RAM存儲器,在Altera 公司的器件EP1C12Q240C8上予以實現(xiàn)。
          • 關鍵字: 漢明碼校驗  存儲單元  Verilog  

          基于FPGA步進電機驅動控制系統(tǒng)的設計

          • 通過對步進電機的驅動控制原理的分析,利用Verilog語言進行層次化設計,最后實現(xiàn)了基于FPGA步進電機的驅動控制系統(tǒng)。該系統(tǒng)可以實現(xiàn)步進電機按既定角度和方向轉動及定位控制等功能。仿真和綜合的結果表明,該系統(tǒng)不但可以達到對步進電機的驅動控制,同時也優(yōu)化了傳統(tǒng)的系統(tǒng)結構,提高了系統(tǒng)的抗干擾能力和穩(wěn)定性,可用于工業(yè)自動化、辦公自動化等應用場合。
          • 關鍵字: 步進電機  Verilog  FPGA  

          帶I2C接口的時鐘IP核設計與優(yōu)化

          • 采用FPGA可編程邏輯器件和硬件描述語言Verilog實現(xiàn)了時鐘IP核數(shù)據(jù)傳輸、調時和鬧鈴等功能設計.在此基礎上,分析和討論IP核功能仿真和優(yōu)化的方法,并通過Modelsim仿真工具和Design Compile邏輯綜合優(yōu)化工具對設計進行仿真、綜合和優(yōu)化,證明了設計的可行性.
          • 關鍵字: Verilog  時鐘IP核  Modelsim仿真  

          基于FPGA的串行接口SPI的設計與實現(xiàn)

          • SPI 總線是一個同步串行接口的數(shù)據(jù)總線,具有全雙工、信號線少、協(xié)議簡單、傳輸速度快等特點。介紹了SPI 總線的結構和工作原理,對4 種工作模式的異同進行了比較,并著重分析了SPI 總線的工作時序。利用Verilog 硬件描述語言編寫出SPI 總線的主機模塊,經(jīng)ModelSim 仿真得出相應的仿真波形。
          • 關鍵字: SPI  同步串行接口  Verilog  

          基于Avalon-ST接口幀讀取IP核的設計和應用

          • 研究基于Avalon-ST接口幀讀取的IP核設計應用,通過Avalon-ST接口將外部存儲中不同格式的幀數(shù)據(jù)轉化為視頻流輸出。根據(jù)Avalon總線協(xié)議及Avalon-ST視頻協(xié)議研究設計方案,使用Verilog HDL語言對模塊進行硬件設計,并將實現(xiàn)的模塊進行測試。
          • 關鍵字: Avalon-ST  IP核  Verilog  

          基于FPGA和Verilog的LCD控制器設計

          • 本文選用Xilinx公司的SpananIII系列XC3S200器件,利用硬件描述語言Verilog設計了液晶顯示擰制器,實現(xiàn)了替代專用集成電路驅動控制LCD的作用。
          • 關鍵字: Verilog  液晶顯示擰制器  LCD  

          HDLC協(xié)議控制器的IP核方案及其實現(xiàn)

          • 介紹了HDLC協(xié)議控制器的IP核方案及實現(xiàn)方法,分別對發(fā)送和接收模塊進行了分析,給出了仿真波形圖。該設計采用Verilog HDL語言進行描述,用ModelSim SE 6.0進行了功能仿真。
          • 關鍵字: IP核  Verilog  HDLC協(xié)議控制器  

          Verilog HDL基礎之:Verilog HDL語言簡介

          • Verilog HDL是硬件描述語言的一種,用于數(shù)字電子系統(tǒng)設計。它允許設計者用它來進行各種級別的邏輯設計,可以用它進行數(shù)字邏輯系統(tǒng)的仿真驗證、時序分析、邏輯綜合。它是目前應用最廣泛的一種硬件描述語言之一。Verilog HDL是在1983年由GDA公司的Phil Moorby首創(chuàng)的。
          • 關鍵字: VerilogHDL  VHDL  Verilog-XL  華清遠見  

          采用Verilog的數(shù)字跑表設計及實驗

          • 本節(jié)通過Verilog HDL語言編寫一個具有“百分秒、秒、分”計時功能的數(shù)字跑表,可以實現(xiàn)一個小時以內精確至百分之一秒的計時。
          • 關鍵字: 計數(shù)器  數(shù)字跑表  Verilog  
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