DDS邏輯優(yōu)化設(shè)計(jì)及Verilog實(shí)現(xiàn)

• 摘    要：本文主要介紹了在DDS系統(tǒng)中，為了提高芯片運(yùn)算速度，加大輸出帶寬，減小芯片規(guī)模從而提高可靠性和頻譜純度而采用的優(yōu)化方法及其VerilogHDL實(shí)現(xiàn)。關(guān)鍵詞：流水線；輸入寄存器結(jié)構(gòu)；加法器最低位修正；壓縮存儲(chǔ)查找表 概述由于DDS頻率合成方法具有低頻率轉(zhuǎn)換時(shí)間、低失真輸出波形、高分辨率、高頻譜純度、可編程和寬頻率輸出范圍等優(yōu)良性能，在現(xiàn)代頻率合成領(lǐng)域中具有越來(lái)越重要的地位。在許多應(yīng)用領(lǐng)域中，如通信、導(dǎo)航、雷達(dá)和電子對(duì)抗等， DDS頻率源都是主流的關(guān)鍵部件。 D
• 關(guān)鍵字： 加法器最低位修正  流水線  輸入寄存器結(jié)構(gòu)  壓縮存儲(chǔ)查找表