臺積電首次披露2納米制程細(xì)節(jié)，預(yù)計(jì)2025年量產(chǎn)
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來源：半導(dǎo)體產(chǎn)業(yè)縱橫
臺積電正式公布了其 N2制造技術(shù)，該技術(shù)計(jì)劃于 2025 年投入生產(chǎn)，并且臺積電將首次使用環(huán)繞柵極場效應(yīng)晶體管結(jié)構(gòu)（GAAFET）。
晶圓代工龍頭臺積電于美國當(dāng)?shù)貢r(shí)間16日舉辦2022年北美技術(shù)論壇，會中揭示先進(jìn)制程技術(shù)、特殊技術(shù)的最新成果，首度揭露采用納米片晶體管架構(gòu)的2納米制程細(xì)節(jié)，臺積電表示，預(yù)計(jì)2025年量產(chǎn)。
臺積電正式公布2納米臺積電在技術(shù)論壇上，首度推出下一代先進(jìn)制程N(yùn)2，也就是2納米。技術(shù)指標(biāo)方面，臺積電披露，N2相較于N3，在相同功耗下，速度快10~15%；相同速度下，功耗降低25~30%，開啟高效能新紀(jì)元。就縱向?qū)Ρ葋砜矗?納米之于3納米的提升，似乎不如3納米之于5納米，包括但不限于性能、功耗、密度等所有核心參數(shù)。
在微觀結(jié)構(gòu)上，N2采用納米片電晶體（Nanosheet），取代FinFET（鰭式場效應(yīng)晶體管），外界普遍認(rèn)為，納米片電晶體就是臺積電版的GAAFET（環(huán)繞柵極場效應(yīng)晶體管結(jié)構(gòu)）。
臺積電還表示，N2不僅有面向移動處理器的標(biāo)準(zhǔn)工藝，還會有針對高性能運(yùn)算和小芯片（Chiplet）的整合方案。時(shí)間方面，N2將于2025年量產(chǎn)。
根據(jù)臺積電最新技術(shù)路線圖，第一代3納米（N3）定于下半年量產(chǎn)，3納米會存在較長時(shí)間，后續(xù)還有N3E、N3P和N3X。這意味著臺積電將需要提供N3的增強(qiáng)版本，以滿足其客戶的需求，這些客戶仍在尋求每瓦性能的改進(jìn)以及每年左右的晶體管密度增加。臺積電及其客戶需要多個(gè)N3版本的另一個(gè)原因是，該代工廠的N2依賴于使用納米片實(shí)現(xiàn)的全柵場效應(yīng)晶體管，預(yù)計(jì)這將帶來更高的成本，新的設(shè)計(jì)方法，新的IP和許多其他變化。雖然尖端芯片的開發(fā)人員將很快跳轉(zhuǎn)到N2，但臺積電的許多普通客戶將在未來幾年堅(jiān)持使用各種N3技術(shù)。
四種3納米制造工藝在研討會上，代工廠討論了四種N3衍生的制造工藝（總共五個(gè)3納米級節(jié)點(diǎn)） N3E，N3P，N3S和N3X 將在未來幾年內(nèi)推出。這些N3變體旨在為超高性能應(yīng)用提供改進(jìn)的工藝窗口，更高的性能，更高的晶體管密度和增強(qiáng)的電壓。所有這些技術(shù)都將支持FinFlex，這是臺積電的“秘訣”功能，大大提高了其設(shè)計(jì)靈活性，并允許芯片設(shè)計(jì)人員精確優(yōu)化性能，功耗和成本。由于N3是為特定類型的應(yīng)用量身定制的，因此它具有相對較窄的工藝參數(shù)區(qū)間（產(chǎn)生定義結(jié)果的參數(shù)范圍），因此在良率方面可能并不適合所有應(yīng)用。這就是N3E發(fā)揮作用的時(shí)候。新技術(shù)提高了性能，降低了功耗，并增加了工藝參數(shù)區(qū)間，從而提高了產(chǎn)量。但權(quán)衡是節(jié)點(diǎn)的邏輯密度略有降低。與N5相比，N3E的功耗（在相同的速度和復(fù)雜性下）將降低34%或提高18%的性能（在相同的功率和復(fù)雜性下），并將邏輯晶體管密度提高1.6倍。值得注意的是，根據(jù)臺積電的數(shù)據(jù)，N3E將提供比N4X更高的時(shí)鐘速度（將于2023年到期）。然而，后者還將支持1.2V以上的超高驅(qū)動電流和電壓，此時(shí)它將能夠提供無與倫比的性能，但功耗非常高。總的來說，N3E看起來比N3更通用，這就是為什么臺積電在這一點(diǎn)上擁有更多的“3納米流片輸出”而不是在其類似發(fā)展點(diǎn)的5納米級節(jié)點(diǎn)并不奇怪。使用N3E的芯片的風(fēng)險(xiǎn)生產(chǎn)將在未來幾周內(nèi)開始，并定于2023年中期。因此，預(yù)計(jì)商用N3E芯片將在2023年底或2024年初上市。N3的改進(jìn)并不止于N3E。臺積電將在2024年左右推出N3P，這是其制造工藝的性能增強(qiáng)版本，以及N3S，該節(jié)點(diǎn)的晶體管密度增強(qiáng)。不過，臺積電目前沒有透露與基線N3相比，這些變體將提供哪些改進(jìn)。事實(shí)上，在這一點(diǎn)上，臺積電甚至沒有在其路線圖的所有版本中顯示N3S，因此嘗試猜測其特性確實(shí)不是一件好事。最后，對于那些無論功耗和成本如何都需要超高性能的客戶，臺積電將提供N3X，它本質(zhì)上是N4X的意識形態(tài)繼承者。同樣，臺積電沒有透露有關(guān)該節(jié)點(diǎn)的細(xì)節(jié)，除了它將支持高驅(qū)動電流和電壓。我們可能會推測N4X可以使用背面供電，但由于我們正在談?wù)摶贔inFET的節(jié)點(diǎn)，而臺積電只會在基于納米片的N2中實(shí)現(xiàn)背面電源軌，因此我們不確定情況是否如此。盡管如此，臺積電在電壓增加和性能增強(qiáng)方面可能有許多優(yōu)勢。 TSMC FINFLEX技術(shù)此次技術(shù)論壇也推出支持N3與N3E制程的TSMC FINFLEX技術(shù)，臺積電指出N3將搭配創(chuàng)新的TSMC FINFLEX架構(gòu)，以精確定制性能，功耗和面積。FINFLEX 技術(shù)提供多樣化標(biāo)準(zhǔn)組件選擇，能精準(zhǔn)協(xié)助客戶完成符合其需求的系統(tǒng)單芯片設(shè)計(jì)，各功能區(qū)塊采用最優(yōu)化的鰭結(jié)構(gòu)，支持所需效能、功耗與面積，同時(shí)整合至相同的芯片上。提供芯片設(shè)計(jì)人員多樣化的標(biāo)準(zhǔn)組件選擇。 包括支持超高效能、最佳功耗效率與晶體管密度及平衡兩者的高效效能。當(dāng)使用基于 FinFET 的節(jié)點(diǎn)時(shí)，芯片設(shè)計(jì)人員可以在使用不同晶體管的不同庫之間進(jìn)行選擇。當(dāng)開發(fā)人員需要以性能為代價(jià)來最小化裸片尺寸并節(jié)省功耗時(shí)，他們會使用雙柵極單鰭 (2-1) FinFET（見圖）。但是，當(dāng)他們需要在芯片尺寸和更高功率的權(quán)衡下最大限度地提高性能時(shí)，他們會使用三柵極雙鰭 (3-2) 晶體管。當(dāng)開發(fā)人員需要平衡時(shí)，他們會選擇雙柵極雙鰭 (2-2) FinFET。 
目前，芯片設(shè)計(jì)人員必須堅(jiān)持使用一種庫/晶體管類型，用于整個(gè)芯片或SoC設(shè)計(jì)中的整個(gè)模塊。例如，CPU內(nèi)核可以使用2、3個(gè)FinFET來實(shí)現(xiàn)，以使其運(yùn)行得更快，或者使用1、2個(gè)FinFET來降低其功耗和占用空間。這是一個(gè)公平的權(quán)衡，但它并不是所有情況的理想選擇，特別是當(dāng)我們談?wù)?納米級節(jié)點(diǎn)時(shí)，使用起來比現(xiàn)有技術(shù)更昂貴。FinFlex不能替代節(jié)點(diǎn)專業(yè)化（性能，密度，電壓），因?yàn)楣に嚰夹g(shù)在單個(gè)工藝技術(shù)中比ibraries或晶體管結(jié)構(gòu)有更大的差異，但FinFlex似乎是優(yōu)化臺積電N3節(jié)點(diǎn)性能，功耗和成本的好方法。最終，這項(xiàng)技術(shù)將使FinFET的靈活性更接近于基于納米片的GAAFET，將提供可調(diào)節(jié)的通道寬度，以獲得更高的性能或降低功耗。N6e超低功耗平臺會中揭示3D IC技術(shù)最新成果及推出N6e超低功耗平臺。 臺積電表示，支持CoW及WoW技術(shù)的7納米芯片已量產(chǎn)， 5納米技術(shù)支持預(yù)計(jì)2023年完成。臺積電2020年技術(shù)論壇揭示N12e技術(shù)，奠基于此項(xiàng)技術(shù)成功，正在開發(fā)下一代N6e技術(shù)，主要提供邊緣人工智能及物聯(lián)網(wǎng)裝置所要求的運(yùn)算能力及能源效率。臺積電表示，N6e技術(shù)將以臺積電先進(jìn)的7納米制程為基礎(chǔ)，其邏輯密度可望較N12e多3倍，將成為臺積電超低功耗平臺的一環(huán)，此平臺完備的組合涵蓋邏輯、射頻、模擬、嵌入式非揮發(fā)性存儲器及電源管理IC解決方案，支持邊緣人工智能與物聯(lián)網(wǎng)應(yīng)用。 3D Fabric平臺臺積電公布3D Fabric平臺取得的兩大突破性進(jìn)展，一是臺積電已完成全球首顆以各應(yīng)用系統(tǒng)整合芯片堆疊(TSMC-SoICTM)為基礎(chǔ)的中央處理器，采用芯片堆疊于晶圓之上(Chip-on- Wafer, CoW)技術(shù)將SRAM堆疊為3級緩存；二是使用 Wafer-on-Wafer (WoW) 技術(shù)堆疊在深溝槽電容器芯片頂部的突破性智能處理單元。臺積電表示，為滿足客戶對系統(tǒng)整合芯片及其他3D Fabric系統(tǒng)整合服務(wù)需求，全球首座全自動化3D Fabric晶圓廠預(yù)計(jì)下半年開始生產(chǎn)。 2024年將擁有ASML新一代High-NA EUV設(shè)備臺積電研發(fā)資深副總經(jīng)理米玉杰（Y.J. Mii）在硅谷的臺積電技術(shù)論壇中透露，臺積電將于2024年擁有ASML新一代High-NA EUV設(shè)備。臺積電將在2024年引入高數(shù)值孔徑極紫外光（High-NA EUV）光刻機(jī)，以滿足客戶需求并推動創(chuàng)新。 不過，米玉杰沒有透露該設(shè)備大規(guī)模量產(chǎn)的時(shí)程。臺積電業(yè)務(wù)開發(fā)資深副總經(jīng)理張曉強(qiáng)補(bǔ)充道，臺積電 2024 年并不準(zhǔn)備運(yùn)用新機(jī)來生產(chǎn)，主要用于與合作伙伴的研究。TechInsights半導(dǎo)體經(jīng)濟(jì)學(xué)家G. Dan Hutcheson稱，臺積電2024年擁有這種設(shè)備的重要性在于，臺積電將更快速接觸到最先進(jìn)技術(shù)。ASML新一代High-NA EUV是邁向2納米競爭的關(guān)鍵武器，因精密度更高、設(shè)計(jì)零件更多，機(jī)型比前一代大30%，重量超過200公噸的雙層巴士大小，估算每臺要價(jià)4億美元。新一代High-NA EUV 原型機(jī)有望在2023年上半年完成，2024年推出，2025年投入使用，2026年到2030年主力出貨。 臺積電對手英特爾早前已宣布率先搶下新一代High-NA EUV 機(jī)種，預(yù)計(jì)2025年投產(chǎn)。*博客內(nèi)容為網(wǎng)友個(gè)人發(fā)布，僅代表博主個(gè)人觀點(diǎn)，如有侵權(quán)請聯(lián)系工作人員刪除。
