來源：內容來自三星，謝謝。

先進半導體技術的全球領導者三星電子今天宣布，開發(fā)出業(yè)界首款支持 Compute Express Link (CXL) 2.0 的 128 GB DRAM。三星與英特爾密切合作，在英特爾至強平臺上實現(xiàn)這一具有里程碑意義的進步。

在 2022 年 5 月開發(fā)出業(yè)界首款基于 CXL 1.1 的 CXL DRAM 的基礎上，三星推出基于 CXL 2.0 的 128GB CXL DRAM 有望加速下一代內存解決方案的商業(yè)化。新的 CXL DRAM 支持 PCle 5.0 接口（x8 通道）并提供高達每秒 35GB 的帶寬。

“作為 CXL 聯(lián)盟董事會成員，三星電子始終處于 CXL 技術的前沿，”三星電子新業(yè)務規(guī)劃團隊副總裁 Jangseok Choi 表示?！斑@一突破性的發(fā)展突顯了我們通過與整個行業(yè)的數(shù)據(jù)中心、服務器和芯片組公司合作進一步擴展 CXL 生態(tài)系統(tǒng)的承諾?！?/p>

英特爾公司技術計劃總監(jiān) Jim Pappas 表示：“英特爾很高興與三星合作，投資于充滿活力的 CXL 生態(tài)系統(tǒng)。英特爾將繼續(xù)與三星合作，促進創(chuàng)新 CXL 產(chǎn)品在整個行業(yè)的發(fā)展和采用?！?/p>

“瀾起科技很高興能夠量產(chǎn)第一款支持 CXL 2.0 的控制器，”瀾起科技總裁 Stephen Tai 表示?！拔覀兤诖^續(xù)與三星合作，以推進 CXL 技術并擴展其生態(tài)系統(tǒng)?！?/p>

CXL 2.0 有史以來第一次支持內存池——一種內存管理技術，可將服務器平臺上的多個 CXL 內存塊綁定在一起形成池，并使主機能夠根據(jù)需要從池中動態(tài)分配內存。新技術使客戶能夠在降低運營成本的同時最大限度地提高效率，這反過來又將幫助客戶將資源重新投入到增強服務器內存中。

三星計劃在今年晚些時候開始量產(chǎn) CXL 2.0 DRAM，并準備提供各種容量的額外產(chǎn)品以滿足未來計算應用的需求。

CXL 是下一代接口，可提高高性能服務器系統(tǒng)中與 CPU 一起使用的加速器、DRAM 和存儲設備的效率。鑒于其帶寬和容量在與主 DRAM 一起使用時可以擴展，該技術的進步有望在人工智能 (AI) 和機器學習 (ML) 等關鍵技術引領的下一代計算市場掀起波瀾。對高速數(shù)據(jù)處理的需求迅速上升。

關于CXL，你想知道的都在這里

指數(shù)級的數(shù)據(jù)增長促使計算行業(yè)開始進行突破性的架構轉變，以從根本上改變數(shù)據(jù)中心的性能、效率和成本。

為了繼續(xù)提高性能，服務器正越來越多地轉向異構計算架構，使用專門構建的加速器從 CPU 卸載專門的工作負載。CXL 的內存緩存一致性允許在 CPU 和加速器之間共享內存資源。

此外，CXL 支持部署新的內存層，可以彌合主內存和 SSD 存儲之間的延遲差距。這些新的內存層將增加帶寬、容量、提高效率并降低總體擁有成本 (TCO)。憑借這些諸多優(yōu)勢，業(yè)界果斷地將 CXL 融合為處理器、內存和加速器的高速緩存一致性互連。

CXL通過一個叫做CXL 聯(lián)盟的開放行業(yè)標準組織開發(fā)技術規(guī)范，促進新興使用模型的性能突破，同時支持數(shù)據(jù)中心加速器和其他高速增強功能的開放生態(tài)系統(tǒng)。

CXL簡介：什么是 Compute Express Link？

CXL是一個開放標準的行業(yè)支持的緩存一致性互連，用于處理器、內存擴展和加速器。從本質上講，CXL 技術在 CPU 內存空間和連接設備上的內存之間保持內存一致性。這支持資源共享（或池化）以獲得更高的性能，降低軟件堆棧的復雜性，并降低整體系統(tǒng)成本。CXL 聯(lián)盟已經(jīng)確定了將采用新互連的三類主要設備：

類型1設備：智能 NIC 等加速器通常缺少本地內存。通過 CXL，這些設備可以與主機處理器的 DDR 內存進行通信。

類型2設備：GPU、ASIC 和 FPGA 都配備了 DDR 或 HBM 內存，并且可以使用 CXL 使主機處理器的內存在本地可供加速器使用，并使加速器的內存在本地可供 CPU 使用。它們還共同位于同一個緩存一致域中，有助于提升異構工作負載。

類型 3 設備：內存設備可以通過 CXL 連接，為主機處理器提供額外的帶寬和容量。內存的類型獨立于主機的主內存。

CXL 協(xié)議和標準

CXL 標準通過三種協(xié)議支持各種用例：CXL.io、CXL.cache 和 CXL.memory。

CXL.io：該協(xié)議在功能上等同于 PCIe 協(xié)議，并利用了 PCIe 的廣泛行業(yè)采用和熟悉度。作為基礎通信協(xié)議，CXL.io 用途廣泛，適用于廣泛的用例。

CXL.cache：該協(xié)議專為更具體的應用程序而設計，使加速器能夠有效地訪問和緩存主機內存以優(yōu)化性能。

CXL.memory：該協(xié)議使主機（例如處理器）能夠使用加載/存儲命令訪問設備連接的內存。

這三個協(xié)議共同促進了計算設備（例如 CPU 主機和 AI 加速器）之間內存資源的一致共享。從本質上講，這通過共享內存實現(xiàn)通信簡化了編程。用于設備和主機互連的協(xié)議如下：

類型 1 設備：CXL.io + CXL.cache

類型2設備：CXL.io + CXL.cache + CXL.memory

類型 3 設備：CXL.io + CXL.memory

Compute Express Link 與 PCIe：這兩者有什么關系？

CXL 建立在PCIe的物理和電氣接口之上，其協(xié)議建立了一致性、簡化了軟件堆棧并保持與現(xiàn)有標準的兼容性。具體來說，CXL 利用 PCIe 5 功能，允許備用協(xié)議使用物理 PCIe 層。當支持 CXL 的加速器插入 x16 插槽時，設備會以每秒 2.5 千兆傳輸 (GT/s) 的默認 PCI Express 1.0 傳輸速率與主機處理器的端口進行協(xié)商。只有雙方都支持 CXL，CXL 交易協(xié)議才會被激活。否則，它們作為 PCIe 設備運行。

CXL 1.1 和 2.0 使用 PCIe 5.0 物理層，允許通過 16 通道鏈路在每個方向上以 32 GT/s 或高達 64 GB/s 的速度傳輸數(shù)據(jù)。

CXL 3.0 使用 PCIe 6.0 物理層將數(shù)據(jù)傳輸擴展到 64 GT/s，支持通過 x16 鏈路進行高達 128 GB/s 的雙向通信。

CXL 2.0 和 3.0 有什么新功能？

首先在內存池方面，CXL 2.0 支持切換以啟用內存池。使用 CXL 2.0 交換機，主機可以訪問池中的一個或多個設備。盡管主機必須支持 CXL 2.0 才能利用此功能，但內存設備可以是支持 CXL 1.0、1.1 和 2.0 的硬件的組合。在 1.0/1.1 中，設備被限制為一次只能由一臺主機訪問的單個邏輯設備。然而，一個 2.0 級別的設備可以被劃分為多個邏輯設備，允許多達 16 臺主機同時訪問內存的不同部分。

例如，主機 1 (H1) 可以使用設備 1 (D1) 中一半的內存和設備 2 (D2) 中四分之一的內存，以將其工作負載的內存需求與內存池中的可用容量完美匹配. 設備 D1 和 D2 中的剩余容量可由一臺或多臺其他主機使用，最多可達 16 臺。設備 D3 和 D4 分別啟用了 CXL 1.0 和 1.1，一次只能由一臺主機使用。

CXL 3.0 引入了對等直接內存訪問和對內存池的增強，其中多個主機可以一致地共享 CXL 3.0 設備上的內存空間。這些功能支持新的使用模型并提高數(shù)據(jù)中心架構的靈活性。

其次來到交換方面；

通過轉向 CXL 2.0 直連架構，數(shù)據(jù)中心可以獲得主內存擴展的性能優(yōu)勢，以及池內存的效率和總體擁有成本 (TCO) 優(yōu)勢。假設所有主機和設備都支持 CXL 2.0，則“切換”通過 CXL 內存池芯片中的交叉開關集成到內存設備中。這可以保持較低的延遲，但需要更強大的芯片，因為它現(xiàn)在負責交換機執(zhí)行的控制平面功能。通過低延遲直接連接，連接的內存設備可以使用 DDR DRAM 來擴展主機主內存。這可以在非常靈活的基礎上完成，因為主機能夠訪問處理特定工作負載所需的盡可能多的設備的全部或部分容量。

CXL 3.0 引入了多層交換，支持交換結構的實施。CXL 2.0 支持單層交換。借助 CXL 3.0，啟用了交換結構，其中交換機可以連接到其他交換機，從而大大增加了擴展的可能性。

第三，“按需”內存范例；

類似于拼車，CXL 2.0 和 3.0 在“按需”的基礎上為主機分配內存，從而提供更高的內存利用率和效率。該架構提供了為標稱工作負載（而不是最壞情況）配置服務器主內存的選項，能夠在需要時訪問池以處理高容量工作負載，并為 TCO 帶來更多好處。最終，CXL 內存池模型可以支持向服務器分解和可組合性的根本轉變。在此范例中，可以按需組合離散的計算、內存和存儲單元，以有效地滿足任何工作負載的需求。

第四，完整性和數(shù)據(jù)加密 (IDE)；

分解——或分離服務器架構的組件——增加了攻擊面。這正是 CXL 包含安全設計方法的原因。具體來說，所有三個 CXL 協(xié)議都通過完整性和數(shù)據(jù)加密 (IDE) 來保護，IDE 提供機密性、完整性和重放保護。IDE 在 CXL 主機和設備芯片中實例化的硬件級安全協(xié)議引擎中實現(xiàn)，以滿足 CXL 的高速數(shù)據(jù)速率要求，而不會引入額外的延遲。應該注意的是，CXL 芯片和系統(tǒng)本身需要防止篡改和網(wǎng)絡攻擊的保護措施。在 CXL 芯片中實現(xiàn)的硬件信任根可以為安全啟動和安全固件下載的安全和支持要求提供此基礎。

第五，將信令擴展到 64 GT/s；

CXL 3.0 帶來了標準數(shù)據(jù)速率的階躍函數(shù)增加。如前所述，CXL 1.1 和 2.0 在其物理層使用 PCIe 5.0 電氣：32 GT/s 的 NRZ 信號。CXL 3.0 秉承了以廣泛采用的 PCIe 技術為基礎構建的相同理念，并將其擴展到 2022 年初發(fā)布的最新 6.0 版 PCIe 標準。使用 PAM4 信號將 CXL 3.0 數(shù)據(jù)速率提高到 64 GT/s。我們涵蓋了 PCIe 6 中 PAM4 信令的詳細信息——您需要知道的一切。

得益于CXL的出現(xiàn)，開發(fā)者可以簡化和改進低延遲連接和內存一致性，顯著提高計算性能和效率，同時降低 TCO。此外，CXL 內存擴展功能可在當今服務器中的直接連接 DIMM 插槽之上實現(xiàn)額外的容量和帶寬。CXL 使得通過 CXL 連接設備向 CPU 主機處理器添加更多內存成為可能。當與持久內存配對時，低延遲 CXL 鏈路允許 CPU 主機將此額外內存與 DRAM 內存結合使用。大容量工作負載的性能取決于大內存容量，例如 AI?？紤]到這些是大多數(shù)企業(yè)和數(shù)據(jù)中心運營商正在投資的工作負載類型，CXL 的優(yōu)勢顯而易見。