設(shè)計(jì)一個(gè)4變量多數(shù)表決器，在4個(gè)輸入中A代表2，B、C、D分別代表1，當(dāng)輸入數(shù)值大于或等于3時(shí)，輸出為高電平，否則，輸出為低電平。

4變量多數(shù)表決器，可以理解為四人投票，將所投的票數(shù)加起來(lái)，若大于等于3票，則投票通過(guò)。注意：每個(gè)人的票數(shù)不同。由此可得到如下表1-5所示的真值表。定義四個(gè)輸入A,B,C,D和一個(gè)輸出Y。則他們的關(guān)系寫成邏輯表達(dá)式經(jīng)化簡(jiǎn)可得到：

Y=AB+AD+AC+BCD

4變量多數(shù)表決器程序清單voter4.v

   module voter4    (
      input wire a,           //定義輸入的低位進(jìn)位及兩個(gè)加數(shù)a、b、c、d
      input wire b,
      input wire c,
      input wire d,
      output wire led        //定義顯示輸出結(jié)果的led
    );
     assign led = (a&b)|(a&c)|(a&d)|(b&c&d);    //根據(jù)邏輯表達(dá)式賦值
  endmodule

1. 打開(kāi)Lattice Diamond，建立工程。
2. 新建Verilog HDL設(shè)計(jì)文件，并鍵入設(shè)計(jì)代碼。
3. 綜合并分配管腳，將輸入信號(hào)a、b、c、d分配至撥碼開(kāi)關(guān)，將輸出信號(hào)led分配至板卡上的LED。a/M7,b/M8,c/M9,,d/M10,led/N13
4. 構(gòu)建并輸出編程文件，燒寫至FPGA的Flash之中。
5. 按下對(duì)應(yīng)按鍵/撥動(dòng)撥碼開(kāi)關(guān)，觀察輸出結(jié)果。