雖然2023 年記憶體市場低迷，不過，SK 海力士卻把握住了伺服器市場更換DDR5記憶體及生成式人工智能（AI）爆發(fā)的機會，憑借針對性的產(chǎn)品線和市場策略，拿下了不少市場占有率。而且，在成為英偉達高頻寬記憶體的合作伙伴之后，SK海力士延續(xù)了HBM市場的領導地位，甚至出現(xiàn)了「贏家通吃」的局面。

近日，SK海力士在介紹2024年儲存產(chǎn)品線的時候，已確認2024年將啟動下一代HBM4的開發(fā)工作，為資料中心和人工智慧產(chǎn)品提供動力。其實，在2023年在第四季，包括三星和美光就已先后確認正在開發(fā)HBM4，預計分別在2025年和2026年正式推出。

HBM已經(jīng)經(jīng)過5個世代的發(fā)展，其中在HBM3E是HBM3的擴展版本，而HBM4將是第6 代產(chǎn)品。SK海力士表示，HBM3E會在2024年進入大量生產(chǎn)，而啟動HBM4的開發(fā)工作代表著HBM產(chǎn)品的持續(xù)發(fā)展邁出了重要的一步。

先前有報導指出，下一代HBM4 設計會有重大的變化，記憶體堆疊將采用2048位元介面。事實上，自2015年以來，每個HBM堆疊都是采用1024位元介面。因此，將位元頻寬翻倍是HBM 記憶體技術推出后最大的變化。如果HBM4能保持現(xiàn)有的接腳速度，代表著頻寬將從現(xiàn)在HBM3E的1.15TB/s，提升到2.3TB/s的水準，提升會相當明顯。

另外，預計HBM4在堆疊的層數(shù)上也有所變化，除了首批的12層垂直堆疊之外，2027年還將有16層垂直堆疊的產(chǎn)品。同時HBM還會往更為客制化的方向發(fā)展，不僅將安裝在SoC主芯片旁邊，部分還會轉(zhuǎn)向堆疊在主芯片之上，為其提供帶來更大的效益。

擴展閱讀：

SK海力士正在加速開發(fā)新工藝“混合鍵合”，以保持其在高帶寬存儲器（HBM）領域的全球領先地位。業(yè)界正在密切關注SK海力士能否率先應用這一夢想封裝技術，從而繼續(xù)引領特種內(nèi)存領域。

據(jù)行業(yè)官員12月18日透露，SK海力士本月在美國舉行的全球半導體會議IEDM 2023上宣布，其已確保HBM制造中使用的混合鍵合工藝的可靠性。SK海力士報告稱，其第三代HBM（HBM2E）采用8層堆疊DRAM，在使用混合鍵合工藝制造后通過了所有可靠性測試。在此次測試中，SK海力士評估了HBM在高溫下的使用壽命，并檢查了產(chǎn)品發(fā)貨后客戶在芯片焊接過程中可能出現(xiàn)的潛在問題等，涵蓋四個類別。

混合鍵合被認為是 HBM 行業(yè)的“夢想工藝技術”。到目前為止，HBM 在 DRAM 模塊之間使用一種稱為“微凸塊”的材料進行連接。然而，通過混合鍵合，芯片可以在沒有凸塊的情況下連接，通過消除充當橋梁的凸塊來顯著減小芯片的厚度。

HBM 芯片的標準厚度為 720 μm。預計將于 2026 年左右量產(chǎn)的第 6 代 HBM（HBM4）需要垂直堆疊 16 個 DRAM，這對當前的封裝技術滿足客戶滿意度來說是一個挑戰(zhàn)。因此，Hybrid Bonding工藝在下一代HBM中的應用被業(yè)界認為是必然的。

SK海力士今年已宣布計劃將混合鍵合應用于其HBM4產(chǎn)品。雖然本次測試是在第三代產(chǎn)品上進行的，其要求遠低于 HBM4 規(guī)格，而且 DRAM 層數(shù)僅為一半（8 層），但對于外部展示 Hybrid Bonding 的潛力具有重要意義。

SK海力士是今年半導體行業(yè)HBM熱潮的關鍵參與者。該公司今年率先在第五代 HBM 的生產(chǎn)中引入了大規(guī)?；亓鞒尚偷撞刻畛?(MR-MUF) 工藝，從而保持了 HBM 行業(yè)領導者的地位。

HBM封裝，SK海力士有了新想法

SK 海力士正準備推出“2.5D 扇出”封裝作為其下一代存儲半導體技術。由于今年在高帶寬內(nèi)存（HBM）領域的成功表現(xiàn)，SK海力士對下一代芯片技術領域充滿信心，似乎正在加緊努力，通過開發(fā)“專業(yè)”內(nèi)存產(chǎn)品來確保技術領先地位。

11月26日業(yè)內(nèi)人士透露，SK海力士正準備將2.5D Fan-out封裝技術集成到繼HBM之后的下一代DRAM中。

這項新技術將兩個 DRAM 芯片水平排列，然后將它們組合起來，就像它們是一個芯片一樣。一個特征是芯片變得更薄，因為它們下面沒有添加基板。這使得信息技術 (IT) 設備中安裝的芯片厚度顯著減小。SK海力士預計最早將于明年公開披露使用這種封裝制造的芯片的研究結(jié)果。

SK海力士的嘗試相當獨特，因為2.5D Fan-out封裝此前從未在內(nèi)存行業(yè)嘗試過。該技術主要應用于先進系統(tǒng)半導體制造領域。全球領先的半導體代工廠臺積電于2016年首次將扇出晶圓級封裝（FOWLP）商業(yè)化，用于生產(chǎn)iPhone的應用處理器，從而獲得了蘋果的信任。三星電子從今年第四季度開始將這項技術引入到 Galaxy 智能手機的先進 AP 封裝中。

SK海力士在存儲半導體領域應用扇出封裝的一個主要原因被解讀為封裝成本的降低。業(yè)界將2.5D扇出封裝視為一種可以通過跳過硅通孔（TSV）工藝同時增加輸入/輸出（I/O）接口數(shù)量來降低成本的技術。業(yè)界推測這種封裝技術將應用于圖形DRAM（GDDR）和其他需要擴展信息I/O的產(chǎn)品。

SK海力士利用這項技術搶占內(nèi)存產(chǎn)品小批量多樣化的IT趨勢的戰(zhàn)略正在變得更加清晰。SK海力士正在鞏固與世界知名圖形處理單元（GPU）公司Nvidia的合作，該公司在HBM市場處于領先地位，該市場作為下一代DRAM而受到關注。還有一個例子是，SK海力士為蘋果新AR設備“Vision Pro”中安裝的“R1”計算單元生產(chǎn)并提供了特殊DRAM。SK海力士總裁Kwak No-jung表示：“在人工智能時代，我們將把存儲半導體創(chuàng)新為針對每個客戶的差異化專業(yè)產(chǎn)品?！?/p>

誰才是新方向？

雖然目前業(yè)界都在集中研發(fā)HBM3的迭代產(chǎn)品，但是廠商們?yōu)榱藸帄Z市場的話語權，對于未來HBM技術開發(fā)有著各自不同的見解與想法。

?? 三星

三星正在研究在中間件中使用光子技術，光子通過鏈路的速度比電子編碼的比特更快，而且耗電量更低。光子鏈路可以飛秒速度運行。這意味著10-1?個時間單位，即四十億分之一（十億分之一的百萬分之一）秒。在最近舉行的開放計算項目（OCP）峰會上，以首席工程師李彥為代表的韓國巨頭先進封裝團隊介紹了這一主題。

除了使用光子集成電路外，另一種方法是將 HBM 堆棧更直接地連接到處理器（上圖中的三星邏輯圖）。這將涉及謹慎的熱管理，以防止過熱。這意味著隨著時間的推移，HBM 堆棧可以升級，以提供更大的容量，但這需要一個涵蓋該領域的行業(yè)標準才有可能實現(xiàn)。

?? SK海力士

據(jù)韓媒報道，SK海力士還在研究 HBM 與邏輯處理器直接連接的概念。這種概念是在混合使用的半導體中將 GPU 芯片與 HBM 芯片一起制造。芯片制造商將其視為 HBM4 技術，并正在與英偉達和其他邏輯半導體供應商洽談。這個想法涉及內(nèi)存和邏輯制造商共同設計芯片，然后由臺積電（TSMC）等晶圓廠運營商制造。

這有點類似于內(nèi)存處理（PIM）的想法，如果最終不能成為行業(yè)標準的話，很可能會變成事實上的廠商獨占。

?? 美光

Tom's Hardware 報道稱，美光與市場上的其他公司正在開展 HBM4 和 HBM4e 活動。美光目前正在生產(chǎn) HBM3e gen-2 內(nèi)存，采用 8層垂直堆疊的 24GB 芯片。美光的 12 層垂直堆疊 36GB 芯片將于 2024 年第一季度開始出樣。它正與半導體代工運營商臺積電合作，將其 gen-2 HBM3e 用于人工智能和 HPC 設計應用。

美光表示，其目前的產(chǎn)品具有高能效，對于安裝了1000萬個GPU的設備來說，每個HBM堆棧能節(jié)省約5瓦的功耗，預計五年內(nèi)將比其他HBM產(chǎn)品節(jié)省高達5.5億美元的運營開支。

下一代HBM

2015年以來，從HBM1到HBM3e，它們都保留了相同的1024位(每個堆棧)接口，即具有以相對適中的時鐘速度運行的超寬接口，為了提高內(nèi)存?zhèn)鬏斔俾?，下一代HBM4可能需要對高帶寬內(nèi)存技術進行更實質(zhì)性的改變，即從更寬的2048位內(nèi)存接口開始。

出于多種技術原因，業(yè)界打算在不增加 HBM 存儲器堆棧占用空間的情況下實現(xiàn)這一目標，從而將下一代 HBM 存儲器的互連密度提高一倍。HBM4 會在多個層面上實現(xiàn)重大技術飛躍。在 DRAM 堆疊方面，2048 位內(nèi)存接口需要大幅增加內(nèi)存堆疊的硅通孔數(shù)量。同時，外部芯片接口需要將凸塊間距縮小到遠小于 55 微米，而 HBM3 目前的凸塊總數(shù)（約）為 3982 個，因此需要大幅增加微型凸塊的總數(shù)。

內(nèi)存廠商表示，他們還將在一個模塊中堆疊多達 16 個內(nèi)存模塊，即所謂的 16-Hi 堆疊，從而增加了該技術的復雜性。(從技術上講，HBM3 也支持 16-Hi 堆疊，但到目前為止，還沒有制造商真正使用它）這將使內(nèi)存供應商能夠顯著提高其 HBM 堆疊的容量，但也帶來了新的復雜性，即如何在不出現(xiàn)缺陷的情況下連接更多的 DRAM 凸塊，然后保持所產(chǎn)生的 HBM 堆疊適當且一致地短。

在阿姆斯特丹舉行的臺積電 OIP 2023 會議上，臺積電設計基礎設施管理主管這樣說道："因為[HBM4]不是將速度提高了一倍，而是將[接口]引腳增加了一倍。這就是為什么我們要與所有三家合作伙伴合作，確保他們的 HBM4（采用我們的先進封裝方法）符合標準，并確保 RDL 或 interposer 或任何介于兩者之間的產(chǎn)品都能支持（HBM4 的）布局和速度。因此，我們會繼續(xù)與三星、SK 海力士和美光合作"。

目前，臺積電的 3DFabric 存儲器聯(lián)盟目前正致力于確保 HBM3E/HBM3 Gen2 存儲器與 CoWoS 封裝、12-Hi HBM3/HBM3E 封裝與高級封裝、HBM PHY 的 UCIe 以及無緩沖區(qū) HBM（由三星率先推出的一項技術）兼容。

美光公司今年早些時候表示，"HBMNext "內(nèi)存將于 2026 年左右面世，每堆棧容量介于 36 GB 和 64 GB 之間，每堆棧峰值帶寬為 2 TB/s 或更高。所有這些都表明，即使采用更寬的內(nèi)存總線，內(nèi)存制造商也不會降低 HBM4 的內(nèi)存接口時鐘頻率。

總結(jié)

與三星和 SK海力士不同，美光并不打算把 HBM 和邏輯芯片整合到一個芯片中，在下一代HBM發(fā)展上，韓系和美系內(nèi)存廠商涇渭分明，美光可能會告訴AMD、英特爾和英偉達，大家可以通過 HBM-GPU 這樣的組合芯片獲得更快的內(nèi)存訪問速度，但是單獨依賴某一家的芯片就意味著更大風險。

美國的媒體表示，隨著機器學習訓練模型的增大和訓練時間的延長，通過加快內(nèi)存訪問速度和提高每個 GPU 內(nèi)存容量來縮短運行時間的壓力也將隨之增加，而為了獲得鎖定的 HBM-GPU 組合芯片設計（盡管具有更好的速度和容量）而放棄標準化 DRAM 的競爭供應優(yōu)勢，可能不是正確的前進方式。

但韓媒的態(tài)度就相當曖昧了，他們認為HBM可能會重塑半導體行業(yè)秩序，認為IP（半導體設計資產(chǎn)）和工藝的重大變化不可避免，還引用了業(yè)內(nèi)人士說："除了定制的'DRAM 代工廠'之外，可能還會出現(xiàn)一個更大的世界，即使是英偉達和 AMD 這樣的巨頭也將不得不在三星和 SK 海力士制造的板材上進行設計。"

當然SK 海力士首席執(zhí)行官兼總裁 Kwak No-jeong的發(fā)言更值得玩味，他說：“HBM、計算快速鏈接（CXL）和內(nèi)存處理（PIM）的出現(xiàn)將為內(nèi)存半導體公司帶來新的機遇，這種濱化模糊了邏輯半導體和存儲器之間的界限，內(nèi)存正在從一種通用商品轉(zhuǎn)變?yōu)橐环N特殊商品，起點將是 HBM4?！?/p>

由此看來，下一代HBM技術路線的選擇，可能會引發(fā)業(yè)界又一輪重大的洗牌，誰能勝出，我們不妨拭目以待。

來源：半導體芯聞