Cadence Encounter數(shù)字IC設(shè)計(jì)平臺(tái)用于160萬門的SoC設(shè)計(jì)，并實(shí)現(xiàn)了自動(dòng)化的倒裝片設(shè)計(jì)流程
Cadence設(shè)計(jì)系統(tǒng)有限公司近日宣布，世界領(lǐng)先的ASIC設(shè)計(jì)代工廠商VeriSilicon Holdings Co., Ltd.公司通過采用基于Cadence® Encounter®數(shù)字IC設(shè)計(jì)平臺(tái)的自動(dòng)化倒裝片設(shè)計(jì)流程，實(shí)現(xiàn)了一個(gè)復(fù)雜、高速SoC倒裝片的成功出帶。這是VeriSilicon公司首次實(shí)現(xiàn)SoC的成功流片，并已投入量產(chǎn)。
借助SoC Encounter，VeriSilicon公司有效地降低了芯片的裸片尺寸，提高了性能，實(shí)現(xiàn)了時(shí)序優(yōu)化，并取得了更好的電源集成度。這些優(yōu)點(diǎn)為倒裝片設(shè)計(jì)帶來了很多好處，如在這個(gè)160萬門的SoC設(shè)計(jì)中，共集成了6個(gè)頻率為250 MHz的主時(shí)鐘，而裸片尺寸僅為8.4x8.4mm2 。該芯片采用SMIC 0.15um LV（低壓）1P7M制造工藝， BGA729 倒裝片封裝。
 “作為一家ASIC設(shè)計(jì)代工廠商，VeriSilicon公司一直致力于改善設(shè)計(jì)流程以更好地服務(wù)客戶。倒裝片SoC設(shè)計(jì)實(shí)現(xiàn)的最大問題是自動(dòng)化的倒裝片設(shè)計(jì)流程，如自動(dòng)化的金屬凸點(diǎn)分配和再分布線（RDL），” VeriSilicon公司設(shè)計(jì)方法學(xué)副總裁李念峰說，“Cadence SoC Encounter系統(tǒng)在我們的專用IO和VeriSilicon標(biāo)準(zhǔn)設(shè)計(jì)平臺(tái)（SDP）上運(yùn)行良好，它的先進(jìn)功能有效地加速了我們的倒裝片設(shè)計(jì)流程?！?
Cadence SoC Encounter系統(tǒng)能夠根據(jù)金屬凸點(diǎn)的位置和分配來優(yōu)化IO焊盤，或者根據(jù)焊盤的位置重新分配金屬凸點(diǎn)，以及根據(jù)用戶指定的約束和使用不同的布線寬度來實(shí)現(xiàn)自動(dòng)化的再分布線。該系統(tǒng)還能自動(dòng)將電源單元與金屬凸點(diǎn)連接起來，并通過驗(yàn)證指令和自動(dòng)化金屬凸點(diǎn)布局來實(shí)現(xiàn)驗(yàn)證。Encounter QRC用于具有制造意識(shí)的寄生抽取，VoltageStorm®則用于電源分析。
     “我們非常高興VeriSilicon公司能夠選擇Cadence Encounter設(shè)計(jì)流程用于這個(gè)倒裝片SoC的設(shè)計(jì)開發(fā)，” Cadence公司企業(yè)副總裁戴偉進(jìn)說，“自動(dòng)化的金屬凸點(diǎn)分配和再分布線有效地縮短了整體設(shè)計(jì)時(shí)間，并極大地改善了設(shè)計(jì)的硅片質(zhì)量（QoS）。Encounter集成化設(shè)計(jì)流程是縮短產(chǎn)品上市時(shí)間的重要因素。”