在基于 FPGA 的應用中，快速 I/O 節(jié)點往往具有最高的功率需求?？僧a生幾十安培負載的 1.8V 和 2.5V I/O 電壓很常見。高端系統(tǒng)需要 40A 至 80A 的 I/O 設計。

　　由于電路板設計的數理邏輯原因，在布設 DC/DC 穩(wěn)壓器時必須使之與其負載相隔一定的距離，并需要在其輸出與穩(wěn)壓點之間排布一根很長的印刷電路板 (PCB) 走線。當負載電流很大時，PCB 走線將產生一個電壓誤差，該誤差等于負載電流值 (I) 與走線阻抗 (R) 的乘積。由于負載電壓日趨下降以及負載電流不斷增加，這個 I×R 電壓誤差越來越成問題了。例如;對于一個 3.3V 電壓軌，200mV 的 I×R 壓降產生 6% 的誤差，而對于一個 1.2V 電壓軌則產生 17% 誤差。因此，盡管 DC/DC 穩(wěn)壓器可被設定用于調節(jié)一個 1.2V 輸出，但由于 IxR 電壓降的原因負載將僅獲得 1.0V 電壓。

　　在當今的 90nm 和 65nm 工藝中，FPGA 的 Vt 和性能取決于電源軌的精度，因此 17% 的誤差會輕而易舉地造成性能劣化。比如：100mV 的Vt 差異有可能使漏電流產生 10 倍或更大的變化。

　　標準的 DC/DC 穩(wěn)壓器可提供精準的穩(wěn)壓，但唯一的條件是負載必須非常靠近其輸出。它不能補償 IxR 電壓降。誤差校正必須借助一個遠端檢測放大器來處理。利用負載的差分遠端采樣能夠實現最為嚴密的穩(wěn)壓，這種采樣方式需要一個精準運算放大器和精準電阻器。理想的穩(wěn)壓器應直接在負載上提供優(yōu)于 ±1.5% 的穩(wěn)壓準確度，即使在 -40°C 至 85°C 的溫度范圍內也不例外。對于一個 3.3V 電壓軌而言，由于數字 IC 能夠容許 ±0.5V 的偏差，因此這種準確度或許并不那么重要，但具有 1.8V、1.0V 或 0.9V 電壓軌的 90nm 或 65nm 器件將需要較高的準確度。

　　一旦用戶設定了穩(wěn)壓器的輸出電壓，差分遠端采樣功能電路將通過補償 PCB 走線上的任何 IxR 電壓降 (針對一個很寬的負載電流范圍) 來自動調節(jié)負載點上的穩(wěn)定電壓。因此，當系統(tǒng)處于待機模式或全速模式 (此時負載電流和 IxR 電壓降為其峰值) 時，穩(wěn)壓精度非常之高。

　　降低電壓紋波噪聲和電容器要求

　　在非便攜式應用中，由于對電壓降和電流的要求有所提高，因此在選擇 DC/DC 穩(wěn)壓器的過程中熱耗散和工作效率成為了更加重要的因素。在便攜式應用中，雖然每個電壓軌的負載電流較小，但在節(jié)省電池能量和簡化便攜式產品的熱管理方面，工作和待機效率仍然起著重要的作用。

　　不管在便攜式還是非便攜式應用中，開關模式 DC/DC 穩(wěn)壓器都提供了比線性穩(wěn)壓器性能更高的解決方案，對于高功率要求而言尤其如此。例如：開關模式穩(wěn)壓器能夠以 90% 的效率從一個 3.3V 輸入電源提供 1.2V/5A 輸出，而線性穩(wěn)壓器的效率則只有 36%;此外，開關模式穩(wěn)壓器的功耗為 0.7W，而線性穩(wěn)壓器則達到了 10.5W 之多。

　　另一方面，由于其固有的開關操作的原因，開關模式穩(wěn)壓器會引發(fā)開關噪聲和較高的輸出紋波噪聲 (輸出電壓峰至峰紋波)。不幸的是，新型 FPGA 的較低電壓軌及較快 I/O 信號更加嚴密的眼圖對電源“噪聲”的容忍度較低。為了減輕紋波噪聲，可給電路增添更多的輸入和輸出電容器以衰減峰至峰紋波電壓。然而，衰減開關噪聲更具挑戰(zhàn)性。一種可以接受的方法是使 DC/DC 穩(wěn)壓器的工作頻率同步至一個外部時鐘，從而強制穩(wěn)壓器在某個設定的頻率范圍之內運作，而該頻率范圍是以穩(wěn)壓器對系統(tǒng)其他噪聲敏感型部件的干擾最小為依據來選擇的。當把幾個開關模式穩(wěn)壓器全部同步至一個對于系統(tǒng)其余部分很安全的時鐘頻率時，這種方法特別有效。

　　這些方法有助于設計噪聲較低的開關模式負載點穩(wěn)壓器;然而，如果 DC/DC 穩(wěn)壓器的設計從一開始就采用了正確的架構、功能部件和布局，就能夠極大地減少噪聲問題。此類穩(wěn)壓器最大限度地降低了其自身對于電容器、濾波和 EMI (電磁干擾) 屏蔽處理的依賴。