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          基于DSP的心電監(jiān)護(hù)模塊設(shè)計(jì)

          作者: 時(shí)間:2010-12-22 來源:網(wǎng)絡(luò) 收藏
          如果把T波誤判為R波來進(jìn)行心率計(jì)算,則會(huì)產(chǎn)生很大的誤差。通過對大量的信號進(jìn)行頻譜分析,發(fā)現(xiàn)R波通常位于0~33Hz的頻率范圍內(nèi),而T波位于0~9Hz的頻率范圍內(nèi)。為了在心率計(jì)算時(shí)消除T波可能引起的干擾,我們了個(gè)有源帶濾波器,其中心頻率f0=12.687Hz,帶寬B=fo/Q=5.629Hz,下限截止頻率f1=10.3565Hz;上限截止頻率f2=15.9655Hz。標(biāo)準(zhǔn)信號通過該通濾波器前后的波形如圖3所示??梢钥闯?頻率相對較低的T波有很大的衰減而R波基本保持不變。

          本文引用地址:http://cafeforensic.com/article/151152.htm

          3 軟件

          的軟件由兩部分組成。一是運(yùn)行在TMS320F206片內(nèi)FLASH MEMORY中的系統(tǒng)監(jiān)控程序,二是運(yùn)行于PC機(jī)端的圖形界面用戶程序。前者對實(shí)時(shí)性的要求較高,為提高運(yùn)行效率,采用TMS320C2XX匯編語言編寫,經(jīng)匯編、鏈接后在外部程序RAM中調(diào)試,調(diào)試成功后燒寫到TMS320F206的FLASH中。它主要由如下幾個(gè)功能組成:①系統(tǒng)初始化。完成RAM、ADS774、中斷以及定時(shí)器等外初始化設(shè)置;②定時(shí)采樣模塊,進(jìn)行四路信號的分時(shí)采集,經(jīng)預(yù)處理后存入數(shù)據(jù)RAM;③心率、呼吸率計(jì)算和體溫插值運(yùn)算模塊;④512點(diǎn)心電信號的基2FFT運(yùn)算模塊;⑤異步串行通信模塊,實(shí)現(xiàn)與PC機(jī)之間的通信協(xié)議。

          下面簡要介紹一下心率計(jì)算模塊的算法。設(shè)dR-R是相鄰兩個(gè)R波的間距(即兩個(gè)R波之間有dR-R個(gè)采樣點(diǎn)),由于心電通道的采樣率為250Hz,所以250÷dR-R即為一秒鐘內(nèi)R波的個(gè)數(shù),60×250÷dR-R即為一分鐘內(nèi)的心跳次數(shù)。因此關(guān)鍵在于對R波進(jìn)行準(zhǔn)確定位。算法流程如圖4所示。其中F[I]為數(shù)據(jù)RAM中最新1024個(gè)心電信號真,一次運(yùn)算后,FIFO即被刷新,準(zhǔn)備進(jìn)行下次運(yùn)算。

          圖5顯示了R波的定位結(jié)果,“X”標(biāo)識出查找到的R波最高點(diǎn)。為了驗(yàn)證這個(gè)算法的正確性,我們以BIO-TECH心電信號仿真器產(chǎn)生的標(biāo)準(zhǔn)心電信號作為測試信號,發(fā)現(xiàn)它對正常信號和大部異常信號均能準(zhǔn)確地測出心率。

          4 模塊高度過程

          整個(gè)心電模塊的調(diào)試過程分三個(gè)階段:①硬件調(diào)試,確保板上的各器件均正常工作,這是進(jìn)行軟件調(diào)試的基礎(chǔ);②TMS320F206端軟件調(diào)試,采用模塊化方法,對各個(gè)功能編寫相應(yīng)子程序,分別調(diào)通各個(gè)功能模塊,然后把這些模塊通過接口組裝起來,實(shí)現(xiàn)整個(gè)系統(tǒng)的功能;③圖形用戶界面GUI軟件調(diào)試,與TMS320F206的通訊模塊調(diào)試同時(shí)進(jìn)行,確何數(shù)據(jù)的正確收發(fā),并在此基礎(chǔ)上逐步增加新的功能。

          調(diào)試結(jié)束后,用仿真器的FLASH燒寫程序?qū)⒛繕?biāo)代碼通過JTAG口下載到TMS320F206中去,實(shí)現(xiàn)整個(gè)系統(tǒng)的脫機(jī)運(yùn)行。

          本系統(tǒng)已經(jīng)達(dá)到任務(wù)書規(guī)定的要求,但還具有進(jìn)一步擴(kuò)展的潛力。軟件方面,由于采用模塊化設(shè)計(jì),可以方便增加新的功能模塊,如自相關(guān)處理等;在硬件方面,TMS320F206和外圍芯片接口邏輯目前是用小模塊集成電路實(shí)現(xiàn),今后可改用PLD或FPGA進(jìn)行編程實(shí)現(xiàn)接口邏輯,減少芯片的數(shù)據(jù),提高系統(tǒng)的可靠性。


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