PCI總線支持突發(fā)傳送，多處理器和并發(fā)工作，廣泛應(yīng)用于各種平臺設(shè)計。基于PCI9054的接口板也廣泛地應(yīng)用于各種高速、大數(shù)據(jù)量的處理系統(tǒng)。由于PCI9054橋接有PCI總線和本地總線，開發(fā)者不必過多考慮復(fù)雜的PCI總線規(guī)范，從而能有更多精力開發(fā)硬件和驅(qū)動程序設(shè)計。

　　這里以PCI9054為例，給出了接口板的硬件和軟件設(shè)計，詳細(xì)論述了該系統(tǒng)設(shè)計的原理圖和用VHDL語言編寫的部分邏輯源程序，以供相關(guān)開發(fā)人員參考。

　　1 PCI9054簡介

　　PCI9054是PLX公司推出的一種32位33 MHz的PCI總線主控I/O加速器，它采用PLX在業(yè)界領(lǐng)先的數(shù)據(jù)流水線框架，包含DMA引擎，可編程的PCI起始器和目標(biāo)數(shù)據(jù)傳輸模式以及PCI信息傳輸功能。遵循PCI2.2版規(guī)范，可獲得最高可達132 MB/s的突發(fā)傳輸速度。它使復(fù)雜的PCI接口應(yīng)用設(shè)計變得相對簡單，目前已成為主流的PCI接口器件之一。

　　PCI9054數(shù)據(jù)傳輸有3種方式：主模式、從模式和DMA方式。其內(nèi)部具有2個DMA數(shù)據(jù)通道，每個通道均支持塊Scatter/Gather的DMA方式，雙向數(shù)據(jù)通路上各有6個FIF0進行數(shù)據(jù)緩沖，可同時進行高速的數(shù)據(jù)接收和發(fā)送，8個32位Mailbox寄存器可為雙向數(shù)據(jù)通路提供消息傳送，PCI9054內(nèi)部框圖，如圖1所示。

　　PCI9054的本地總線有M、C、J 3種工作模式，可通過模式選擇引腳MODE[1：0]進行控制，其中C模式能夠滿足絕大多數(shù)的應(yīng)用需求，而且C模式的本地總線操作時序最為簡單，邏輯控制相對容易，其開發(fā)難度相對較低。C模式下PCI9054通過片內(nèi)邏輯控制將PCI的地址線和數(shù)據(jù)線分開，很方便地為本地工作時序提供各種工作方式，一般較廣泛應(yīng)用于系統(tǒng)設(shè)計中。因此，如無特殊需求，建議采用C模式，這也是本接口卡所采用的模式，同時PCI9054的本地總線時鐘可由外部提供，該時鐘可和PCI時鐘異步。

　　2 接口卡硬件設(shè)計

　　接口卡主要功能是：對外設(shè)裝置進行工作模式和狀態(tài)檢測，控制端對檢測結(jié)果進行相應(yīng)的數(shù)據(jù)接收或發(fā)送操作。其工作流程是：由控制端提出請求，根據(jù)進入接口卡的信號對外部設(shè)備進行工作模式和狀態(tài)檢測并決定是否對進入外設(shè)的信號進行接收或發(fā)送。機械特性方面，接口卡遵從Eurocard工業(yè)標(biāo)準(zhǔn)，采用6U(233.35 mmxl60 mm)結(jié)構(gòu)。接口卡的邏輯框圖如圖2所示。

　　由圖2可知，接口卡分為3個部分：PCI總線接口、本地總線接口和串行EEPROM接口。

　　2.1 PCI9054與PCI總線接口

　　PCI9054與PCI總線接口的連接實際上是PCI9054與cPCI連接器Jl的連接，即PCI9054的PCI端信號線通過10Ω的端接電阻與PCI插槽的相應(yīng)信號線對應(yīng)連接。PCI總線接口信號包括地址數(shù)據(jù)復(fù)用信號線、接口控制信號線、中斷信號線等。PCB設(shè)計時，為了滿足反射條件，需注意PCI總線信號的布線及長度，普通信號長度，從連接器到PCI橋器件間距應(yīng)不大于1.5英寸(3.81 cm)，PCI_CLK信號布線長度為2.5±0.1英寸，否則會導(dǎo)致信號不穩(wěn)定甚至總線沖突，無法開機。PCI9054內(nèi)部有可編程的FIF0，實現(xiàn)零等待突發(fā)傳輸及本地總線與PCI總線之間的異步操作，本地總線時鐘由外部提供，該時鐘可以和PCI時鐘(33 MHz)異步，本地總線選擇工作在50 MHz，由頻率為50 MHz的晶振OSCl產(chǎn)生，同時

　　送往PCI9054本地端的時鐘信號LCLK與送往CPLD的時鐘信號CCLK要等長，以保持它們同步。

　　2.2 PCI9054與本地總線接口

　　本接口卡中的CPLD采用Xilinx公司生產(chǎn)的XC95288XL，實現(xiàn)對接口卡的邏輯控制。C模式下PCI9054通過片內(nèi)邏輯控制將PCI的地址線和數(shù)據(jù)線分開，然后與CPLD相對應(yīng)的引腳連接，能方便為本地工作時序提供各種工作方式，一般廣泛應(yīng)用于系統(tǒng)設(shè)計。

　　本地總線部分中的INPUT_BUFFER部分主要由差分電壓比較器組成，如圖3所示。當(dāng)從J4進入的信號電壓(引腳7)大于基準(zhǔn)電壓(引腳6)時，輸出高電平(引腳1)并進入CPLD，控制器通過PCI9054讀入。0UT_BUFFER部分主要是實現(xiàn)控制器對外設(shè)接收或發(fā)送數(shù)據(jù)的控制。

　　2.3 PCI9054與EEPROM接口

　　PCI9054提供4個引腳EEDI，EED0，EESK，EECS與串行EEPROM-93LC56的4個引腳DI、D0、SK、CS相連，此外93LC56的VCC引腳需要接+3.3 V電源，GND接地。因為需要對串行EEPROM進行寫操作，串行EEPROM需處于可編程而且非保護狀態(tài)，所以PE通過10 kΩ的電阻上拉后接高電平3.3 V電壓，而PRE通過10 kΩ的電阻下拉后接地。EEPROM原理圖如圖4所示。

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