摘要

串行RapidIO針對(duì)高性能嵌入式系統(tǒng)芯片間和板間互連而設(shè)計(jì)，它將是未來十幾年中嵌入式系統(tǒng)互連的最佳選擇。
本文比較RapidIO和傳統(tǒng)互連技術(shù)的優(yōu)點(diǎn)；介紹RapidIO協(xié)議架構(gòu)，包格式，互連拓?fù)浣Y(jié)構(gòu)以及串行RapidIO物理層規(guī)范。介紹串行RapidIO在無線基礎(chǔ)設(shè)施方面的應(yīng)用。
RapidIO 與傳統(tǒng)嵌入互連方式的比較

隨著高性能嵌入式系統(tǒng)的不斷發(fā)展，芯片間及板間互連對(duì)帶寬、成本、靈活性及可靠性的要求越來越高，傳統(tǒng)的互連方式，如處理器總線、PCI總線和以太網(wǎng)，都難以滿足新的需求 。

處理器總線主要用作外部存儲(chǔ)器接口，如德州儀器(TI) C6000系列DSP的外部存儲(chǔ)器接口，可支持外接同步SDRAM、SBSRAM及FIFO，也可支持異步SRAM、FLASH等。外部存儲(chǔ)器接口也可用作與板內(nèi)FPGA或ASIC芯片互連，這種情況下，F(xiàn)PGA或ASIC模擬一個(gè)DSP支持的存儲(chǔ)器接口，DSP則把FPGA或ASIC當(dāng)作存儲(chǔ)器來訪問。這類同步接口帶寬可達(dá)10Gbps，如德州儀器TMS320C6455 DSP的DDR2接口最大帶寬為17.066Gbps，SBSRAM接口最大帶寬為8.533Gbps。然而，這種接口也存在一些局限性：

1. 接口管腳多，硬件設(shè)計(jì)困難。常見的DDR2接口有70～80個(gè)管腳；
2. 只能用于板內(nèi)互連，無法用于板間互連；
3. 不是點(diǎn)對(duì)點(diǎn)的對(duì)等互連，DSP始終是主設(shè)備，其它器件只能做從設(shè)備。

PCI是廣泛用于計(jì)算機(jī)內(nèi)器件互連的技術(shù)。傳統(tǒng)PCI技術(shù)也采樣類似于上述存儲(chǔ)器接口的并行總線方式，如TMS320C6455 DSP的PCI接口，有32bits數(shù)據(jù)總線，最高時(shí)鐘速度為66MHz，共有42個(gè)管腳。最新的串行PCI Express技術(shù)采用與串行RapidIO（SRIO， Serial RapidIO）類似的物理層傳輸技術(shù)，使得帶寬達(dá)到10Gbps左右。但由于其主要的應(yīng)用仍是計(jì)算機(jī)，而且為了兼容傳統(tǒng)PCI技術(shù)，使得它在嵌入式設(shè)備方面的應(yīng)用具有一定的局限性，如不支持點(diǎn)對(duì)點(diǎn)對(duì)等通信等。
眾所周知，以太網(wǎng)是使用最廣泛的局域網(wǎng)互連技術(shù)，它也被擴(kuò)展應(yīng)用到嵌入式設(shè)備互連，但它的局限性也是顯而易見的：

1. 不支持硬件糾錯(cuò)，軟件協(xié)議棧開銷較大；
2. 打包效率低，有效傳輸帶寬因此而減??；
3. 只支持消息傳輸模式，不支持對(duì)對(duì)端設(shè)備的直接存儲(chǔ)器訪問(DMA, Direct Memory Access)。

針對(duì)嵌入式系統(tǒng)的需求以及傳統(tǒng)互連方式的局限性，RapidIO標(biāo)準(zhǔn)按如下目標(biāo)被制定：

1. 針對(duì)嵌入式系統(tǒng)機(jī)框內(nèi)高速互連應(yīng)用而設(shè)計(jì)。
2. 簡(jiǎn)化協(xié)議及流控機(jī)制，限制軟件復(fù)雜度，使得糾錯(cuò)重傳機(jī)制乃至整個(gè)協(xié)議棧易于用硬件實(shí)現(xiàn)。
3. 提高打包效率，減小傳輸時(shí)延。
4. 減少管腳，降低成本。
5. 簡(jiǎn)化交換芯片的實(shí)現(xiàn)，避免交換芯片中的包類型解析。
6. 分層協(xié)議結(jié)構(gòu)，支持多種傳輸模式，支持多種物理層技術(shù)，靈活且易于擴(kuò)展。

圖1展示了RapidIO互連在嵌入式系統(tǒng)中的應(yīng)用。

圖1 RapidIO在嵌入式系統(tǒng)中的應(yīng)用
表1總結(jié)比較了的三種帶寬能達(dá)到10Gbps的互連技術(shù)：以太網(wǎng)，PCI Express和串行RapidIO，從中可以看出串行RapidIO是最適合高性能嵌入式系統(tǒng)互連的技術(shù)。
表1 10G級(jí)互連技術(shù)比較
軟件實(shí)現(xiàn)TCP/IP 協(xié)議棧的以太網(wǎng) 4x PCI Express 4x SRIO 備注
軟件開銷 高 中 低 SRIO 協(xié)議棧簡(jiǎn)單，一般都由硬件實(shí)現(xiàn)，軟件開銷很小
硬件糾錯(cuò)重傳 不支持 支持 支持
傳輸模式 消息 DMA DMA，消息
拓?fù)浣Y(jié)構(gòu) 任意 PCI樹 任意 SRIO支持直接點(diǎn)對(duì)點(diǎn)或通過交換器件實(shí)現(xiàn)的各種拓?fù)浣Y(jié)構(gòu)
直接點(diǎn)對(duì)點(diǎn)對(duì)等互連 支持 不支持 支持 SRIO互連雙方可對(duì)等的發(fā)起傳輸。
傳輸距離 長(zhǎng) 中 中 SRIO針對(duì)嵌入式設(shè)備內(nèi)部互連，傳輸距離一般小于1米
數(shù)據(jù)包最大有效載荷長(zhǎng)度 1500字節(jié) 4096字節(jié) 256字節(jié) 嵌入式通信系統(tǒng)對(duì)實(shí)時(shí)性要求高，SRIO小包傳輸可減少傳輸時(shí)延
打包效率 (以傳輸256字節(jié)數(shù)據(jù)為例) 79% (TCP包) 82% 92~94% 打包效率是有效載荷長(zhǎng)度與總包長(zhǎng)的比率。SRIO支持多種高效包格式。
串行RapidIO協(xié)議

RapidIO行業(yè)協(xié)會(huì)成立于2000年，其宗旨是為嵌入式系統(tǒng)開發(fā)可靠的，高性能，基于包交換的互連技術(shù)。RapidIO協(xié)議的簡(jiǎn)要發(fā)展歷史是：

1. 2001年初，最初的標(biāo)準(zhǔn)被發(fā)布
2. 2002年6月，1.2版標(biāo)準(zhǔn)發(fā)布
3. 2005年6月，1.3版標(biāo)注發(fā)布

串行RapidIO是物理層采用串行差分模擬信號(hào)傳輸?shù)腞apidIO標(biāo)準(zhǔn)。SRIO 1.x 標(biāo)準(zhǔn)支持的信號(hào)速度為1.25GHz、2.5GHz、3.125GHz；正在制定的RapidIO 2.0標(biāo)準(zhǔn)將支持5GHz、6.25GHz.

目前，幾乎所有的嵌入式系統(tǒng)芯片及設(shè)備供應(yīng)商都加入了RapidIO行業(yè)協(xié)會(huì)。德州儀器(TI) 2001年加入該組織，2003年成為領(lǐng)導(dǎo)委員會(huì)成員。2005年底，德州儀器(TI)推出第一個(gè)集成SRIO（Serial RapidIO）的DSP，后來又陸續(xù)推出共5款支持SRIO的DSP，這使得RapidIO的應(yīng)用全面啟動(dòng)。
RapidIO協(xié)議結(jié)構(gòu)及包格式