摘要：使用AD9854芯片和FPGA，基于DDS理論設(shè)計并實現(xiàn)了多模式多波形雷達(dá)信號源。它可模擬LFM、NLFM、單頻、相位鳊碼等多種脈沖信號波形，能有效驗證脈沖壓縮與信號處理單元的工作性能。測試結(jié)果表明，該系統(tǒng)能滿足設(shè)計要求。
關(guān)鍵詞：直接數(shù)字合成；AD9854；FPGA；雷達(dá)信號

0 引言
雷達(dá)信號源的設(shè)計在雷達(dá)測試中有著非常重要的作用。本文設(shè)計的雷達(dá)信號源要求實現(xiàn)三個功能：
(1)要求該系統(tǒng)能產(chǎn)生多種波形信號，包括：線性調(diào)頻信號，非線性調(diào)頻信號等。要求信號的指標(biāo)都能夠達(dá)到要求。
(2)要求能模擬雷達(dá)回波，能夠?qū)π盘栠M(jìn)行延時，使信號能夠在距離波門內(nèi)，來滿足信號處理機的要求；并且能夠在信號中加入多普勒頻移，使信號處理機可以測試測速模塊的性能。要求該信號源能有效地驗證脈沖壓縮與信號處理單元的工作性能，評估系統(tǒng)的分辨力。
(3)與外部通信。該信號源與整個雷達(dá)系統(tǒng)是相參的，使用同一個時鐘，保證該模塊與整個系統(tǒng)是同步工作的。該模塊受外部控制，主要是從RS 422接口接收由定時板發(fā)送過來的差分信號；當(dāng)接收到觸發(fā)信號時，就開始產(chǎn)生信號；當(dāng)接收脈沖選擇信號的時候，進(jìn)行模式轉(zhuǎn)換，能產(chǎn)生8種模式的信號。
DDS在相對帶寬、頻率轉(zhuǎn)換時間、相位連續(xù)性、正交輸出、高分辨力以及集成化等方面都遠(yuǎn)遠(yuǎn)超過了傳統(tǒng)頻率合成技術(shù)所能達(dá)到的水平，為系統(tǒng)提供了優(yōu)于模擬信號源的性能。
FPGA具有集成度高、通用性好、設(shè)計靈活、編程方便等諸多優(yōu)點，因此采用AD9854和FPGA來設(shè)計雷達(dá)信號源。

1 系統(tǒng)方案概述
根據(jù)雷達(dá)信號源系統(tǒng)設(shè)計的要求，總體框圖如圖1所示。

該系統(tǒng)主要由FPGA時序控制部分、AD9854頻率合成部分、波形存儲三部分組成。在此重點闡述FPGA設(shè)計和AD9854硬件設(shè)計兩部分。
系統(tǒng)的主體部分主要由高速數(shù)字邏輯時序控制模塊(FPGA)和DDS芯片AD9854構(gòu)成，還包括放大模塊、濾波模塊、存儲模塊、時鐘模塊、電源模塊。該部分通過FPGA對整個電路的數(shù)字部分進(jìn)行時序控制，包括給AD9854發(fā)送數(shù)據(jù)、地址、時鐘以及控制信號。AD9854是DDS芯片，能產(chǎn)生所需要的信號。存儲部分采用了FLASH和SRAM；FLASH主要用來存儲波形文件，而SRAM主要是在開機時暫存數(shù)據(jù)文件。
通過控制面板發(fā)送觸發(fā)信號和模式選擇信號對系統(tǒng)信號產(chǎn)生進(jìn)行控制。當(dāng)FPGA接收到觸發(fā)信號時，F(xiàn)PGA才開始工作，并且給AD9854發(fā)送數(shù)據(jù)以產(chǎn)生信號。模式選擇信號是3位的二進(jìn)制數(shù)，可以產(chǎn)生8種狀態(tài)?？刂泼姘搴虵PGA通過RS 422電平相連，通過差分?jǐn)?shù)據(jù)線來傳輸數(shù)據(jù)。
PC機應(yīng)用軟件完成所需各種軟件的波形數(shù)據(jù)的計算，包括起始頻率FTW，頻率分辨率DFW，時間分辨率RRC等數(shù)據(jù)，然后將所得的數(shù)據(jù)轉(zhuǎn)化成．dat格式。PC通過串口與系統(tǒng)主板進(jìn)行數(shù)據(jù)通信，通過MAX3232進(jìn)行電平轉(zhuǎn)化。數(shù)據(jù)最后存儲到主板的存儲器中(FLASH和SRAM)；當(dāng)系統(tǒng)工作時，F(xiàn)PGA從FLASH中讀取波形文件來產(chǎn)生信號。

2 AD9854模塊
2．1 AD9854芯片介紹
數(shù)字頻率合成芯片AD9854是用于高端DDS技術(shù)的一款芯片，該芯片帶有兩個高速、高性能的正交D／A轉(zhuǎn)換器，可以同時輸出I／Q兩路正交信號。當(dāng)參考時鐘源很精確時，AD9854能夠產(chǎn)生高穩(wěn)定度的，頻率、相位、幅度均可編程的正弦和余弦曲線，被廣泛地應(yīng)用于通信、雷達(dá)、儀器等應(yīng)用領(lǐng)域。AD9854的高速DDS內(nèi)核能夠提供48 B的相位累加器和頻率累加器(在300 MHz的系統(tǒng)時鐘下，可達(dá)1μHz的頻率分辨率)；其中17 B的相位-幅度映射位數(shù)能夠確保該芯片優(yōu)良的無雜散動態(tài)范圍(SFDR)性能。
2．2 AD9854芯片工作模式
AD9854具有5種可編程操作模式，通過改變控制寄存器(并行尋址方式下的地址為1FH)的控制位即可以選擇相應(yīng)的模式。根據(jù)本方案，主要對單頻(Single Tone)模式和調(diào)頻(Chirp)模式進(jìn)行探討。5種模式的選擇表如表1所示。