基于FPGA和USB 2．0的高速CCD聲光信號采集系統(tǒng)
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在現(xiàn)代通信和雷達(dá)領(lǐng)域中，寬帶、高增益、實時并行處理是現(xiàn)代接收機(jī)的重要標(biāo)志。因而，這種具有高速并行處理能力和特有的大帶寬性能的聲光處理系統(tǒng)具有巨大的潛在優(yōu)勢。以聲光器件為基礎(chǔ)的接收機(jī)除了具有寬帶、高增益、實時并行處理等特點外，還具有容量大，體積小，功耗低等優(yōu)點。因而，采用聲光信號處理技術(shù)解決帶寬、高增益和實時并行處理問題具有重要意義，聲光信號的采集系統(tǒng)的設(shè)計是整個聲光系統(tǒng)關(guān)鍵之一。這里設(shè)計了一個基于FPGA和USB 2．0的高速CCD聲光信號采集系統(tǒng)，為聲光信號采集提供了硬件平臺。
1 系統(tǒng)概述
聲光信號采集系統(tǒng)框圖如圖1所示。系統(tǒng)主要由CCD聲光信號采集模塊、A／D轉(zhuǎn)換模塊、FPGA驅(qū)動和控制模塊及USB接口傳輸模塊四部分組成。
系統(tǒng)上電后，USB設(shè)備按照上位機(jī)的命令完成對。FPGA數(shù)據(jù)采集參數(shù)的初始化設(shè)置及采集控制。RL2048P在驅(qū)動時序的嚴(yán)格控制下工作，采集的模擬信號經(jīng)專用CCD信號處理芯片AD9822的相關(guān)雙采樣及模／數(shù)轉(zhuǎn)換后，緩存在EP2C35內(nèi)部配置的FIFO中，然后判斷當(dāng)FIFO中的數(shù)據(jù)達(dá)到2 048 B時，向USB控制器CY7C68013A中異步寫數(shù)據(jù)，由于USB設(shè)置自動IN模式，可以直接把FIFO中數(shù)據(jù)傳輸?shù)絇C上位機(jī)硬盤文件中，因而可完成CCD聲光信號的采集、傳輸及存儲。
2 系統(tǒng)各模塊設(shè)計
系統(tǒng)各模塊設(shè)計為：
FPGA驅(qū)動及控制模塊 系統(tǒng)采用Altera公司的CycloneⅡ系列。EP2C35F672C6芯片，具有高性價比及豐富的邏輯資源，可滿足系統(tǒng)的要求。有4個PLL，33 216個LE，48 KB存儲器資源，可以配置成各種模式的ROM，RAM及。FIFO，35個18×18的專用乘法器。FPGA的主要功能是產(chǎn)生RL2048P驅(qū)動時序，控制AD9822采樣及對其寄存器實現(xiàn)串行編程，內(nèi)部配置FIFO緩存數(shù)據(jù)以及與USB接口通信，并傳輸數(shù)據(jù)到上位機(jī)中。
CCD聲光信號采集模塊 選用PerkinElmer公司的RL2048P線陣CCD。該芯片主要用于高速信號采集，2 048個有效像元，具有高靈敏度、大動態(tài)范圍、寬光譜范圍等特點，最高工作頻率為40 MHz，該系統(tǒng)設(shè)計為10 MHz。EP2C35的時序驅(qū)動輸出是3．3 V的LVTTL電平，不能直接驅(qū)動RL2048P(多電平要求)。因此，使用DG642和74FCT16244TV芯片完成電平轉(zhuǎn)換，增強(qiáng)驅(qū)動能力。圖2為RL2048P驅(qū)動時序圖；圖3為使用Verilog HDL編寫驅(qū)動時序的QuartusⅡ仿真。由比較可見，設(shè)計完全能滿足時序的嚴(yán)格要求。
A／D轉(zhuǎn)換模塊 AD9822是ADI公司的專用CCD信號處理芯片，內(nèi)部集成CDS，PGA，14位ADC、暗電平自動校準(zhǔn)、偏置電壓控制以及串行接口等功能，采樣速度高達(dá)15 MHz。ADCCLK的下降沿輸出數(shù)據(jù)的高8位，ADCCLK的上升沿輸出數(shù)據(jù)的低6位。AD9822采樣控制時序及寄存器編程都是由EP2C35實現(xiàn)，與RL2048P輸出信號同步，保證采集數(shù)據(jù)的正確性。采用相關(guān)雙采樣模式可以抑制CCD的復(fù)位噪聲，本系統(tǒng)設(shè)置其寄存器分別為0x0058，0x10C0，0x2000，0x50FF。
USB接口傳輸模塊 USB 2．0協(xié)議的傳輸速度高達(dá)480 Mb／s，且具有接口簡單及誤碼率低等優(yōu)點，能夠滿足該系統(tǒng)高速傳輸?shù)男枰?。選用Cypress公司的新一代低功耗CY7C68013A芯片，與之相應(yīng)的開發(fā)包和開發(fā)文檔較齊全，縮短了開發(fā)周期，降低了開發(fā)難度。為了保證數(shù)據(jù)傳輸?shù)乃俣?，CY7C68013A工作于SlaveFIFO模式，不需要EZ-USB FX2LP的CPU干預(yù)，即可完成與FPGA的數(shù)據(jù)傳輸。EP2C35與CY7C68013A的通信采用了Slave FIFO模式下的異步方式，向大端點EP6寫數(shù)據(jù)，配置其為512 B四重緩沖區(qū)，批量AUTO IN傳輸模式，每次自動提交512 B數(shù)據(jù)。圖4為EP2C35與CY7C68013A的接口連接。
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