通信基礎局端網(wǎng)絡面臨的挑戰(zhàn)在于，如何才能夠將所有的內容交付給所有所需用戶，同時又能維持硬件資源的高利用率和高效性。為了進一步闡述這一挑戰(zhàn)，不妨考慮一下這個事實，單個 1080i60 通道要求的處理負載與 164 個幀速率為 15 fps（假定負載與分辨率和幀數(shù)量之間呈線性關系）的 1/4 公用中分辨率格式 (QCIF)的通道相同。因此，支持單個 1080i60 通道的硬件也應該能夠以同等的高效性和高利用率支持 164 個 QCIF 通道。但是，以如此數(shù)量級實現(xiàn)的可擴展性是一大挑戰(zhàn)。

為了符合高可擴展性要求，必須采用可編程的硬件解決方案。部分視頻應用要求處理器具有極高比特率的信號輸入與輸出，因此，基于處理器的解決方案必須擁有可支持足夠外部接口的理想外設。這種處理器必須具備足夠的處理能力，可處理實時的高清高質量視頻，同時還需配備足夠的本機資源，如快速存儲器、內部總線和 DMA 支持等，以使處理器的處理能力獲得高效利用。

單內核 DSP 具有高度的靈活，能夠高效執(zhí)行各種算法。DSP 不僅能夠處理話音、音頻、視頻，還可以執(zhí)行其他功能。但是，由于單內核 DSP 的計算能力不足，因而不能自由地處理任何分辨率的實時視頻，而只能處理 SQCIF、QCIF 以及公用中分辨率格式 (CIF) 等較低分辨率的視頻；而且，單內核 DSP 的功耗也使其無法應用在高密度視頻處理系統(tǒng)中。

新型的多內核 DSP 具備非常高的處理能力，且其每次運行的功耗也比單內核 DSP 低。為了確定多內核處理器對于通信基礎局端而言是否能夠成為有效的硬件解決方案，需要對其接口、處理性能、存儲器要求以及多內核合作與同步機制針對各種不同的使用案例進行符合性驗證。

2.1 外部 I/O 接口
典型轉碼應用的比特流是以 IP 數(shù)據(jù)包形式進行打包。轉碼應用所需的帶寬與分辨率以及用戶所需網(wǎng)絡的可用帶寬相關。以下針對單通道消費類質量 H.264 編碼視頻流作為分辨率函數(shù)時列出的公用帶寬要求：
• HD 分辨率，720p 或 1080i － 6 至 10 Mbps
• D1 分辨率，720×480，30 幀/秒 (fps)，或 720×576，25 幀/秒 – 1 至 3 Mbps
• CIF 分辨率，352×288，30 幀/秒 – 300 至 768 Kbps
• QCIF 分辨率，176×144，15 幀/秒 – 64 至 256 Kbps

轉碼應用所需的總外部接口是輸入媒體流與輸出媒體流所需帶寬的總和。為了支持多個 HD 分辨率通道或大量較低分辨率通道，至少需要一個串行千兆位介質獨立接口 (SGMII)。

非轉碼視頻應用涉及從 YUV（或同等）域對原始視頻媒體流進行編碼或解碼。原始視頻流具有較高的比特率，且通常通過 PCI、PCI Express 或串行快速輸入/輸出 (SRIO) 等高比特率的快速多通道總線直接從處理器輸入或輸出信號。
以下列出了使用 8 位像素數(shù)據(jù)和 4:2:0 或 4:1:1 配色方案傳輸 YUV 域中單通道原始視頻流所需的帶寬：
• 1080i60 - 745.496 Mbps
• 720p60 - 663.552 Mbps
• D1（30fps NTSC 或 25 fps PAL）- 124.415 Mbps
• CIF（30 fps）- 36.49536 Mbps
• QCIF（15 fps）- 4.56192 Mbps

因此，可對 4 個 1080i60 H.264 通道進行解碼的處理器要求能夠支持超過 4 Gbps 速率的總線，從而可假定總線的利用率為 60%。

2.2 處理性能
在可編程處理器的 H.264 通道上進行視頻處理所需的處理性能取決于眾多參數(shù)，其中包括分辨率、比特率、影像質量以及視頻剪輯內容等。本章不僅將討論影響周期消耗的因素，而且還將給出普通應用實例平均周期消耗的經(jīng)驗法則。

與其他視頻標準一樣，H.264 僅定義解碼器算法。對于既定編碼媒體流而言，所有的解碼器都可生成相同的 YUV 視頻域數(shù)據(jù)。

因此，解碼器不決定影像質量，而由編碼器決定。不過，編碼器質量能影響解碼器的周期消耗。

熵解碼器的周期消耗取決于熵解碼器的類型和比特率。H.264 MP/HP 為熵解碼器定義了兩種無損算法，即上下文環(huán)境自適應二進制算術編碼 (CABAC) 和上下文環(huán)境自適應可變長度編碼 (CAVLC)。CABAC 能提供更高的壓縮比，因此，比特數(shù)相同時影像質量會更佳，但相比 CAVLC 在每個媒體流比特上約多消耗 25% 的周期。用于解碼 CABAC 或者 CAVLC 媒體流所需的周期量是比特數(shù)的一個非線性單調函數(shù)。

所有其他解碼器功能的處理負載均是分辨率的函數(shù)。更高分辨率需要更多的周期，幾乎與宏模塊的總數(shù)量呈線性關系。視頻流內容、編碼器算法與工具能在一定程度上影響解碼器的周期消耗。附錄 A – 解碼器性能依賴性 (Decoder Performance Dependency) 列舉了可能會影響解碼器周期消耗的編碼器算法和工具。

在可編程器件上實施既定比特率的編碼器需要在質量與處理負載之間進行權衡。附錄 B – 運動估算與比特率控制 分析了可能影響編碼器質量并消耗大量周期的兩種編碼器算法。

對于典型的運動消費類電子設備的高質量視頻流而言，以下列表給出的經(jīng)驗法則，可用以判斷常見使用案例中 H.264 編碼器消耗的周期數(shù)。
• QCIF 分辨率、15 fps、128 Kbps － 每通道 2,700 萬個周期
• CIF 分辨率、30 fps、300 Kbps – 每通道 2 億個周期
• D1 分辨率、NTSC 或 PAL、2 Mbps –每通道 6.6 億個周期
• 720p 分辨率、30 fps、6 Mbps – 每通道 18.5 億個周期
• 1080i60、每秒 60 場、9 Mbps – 每通道 34.5 億個周期

與此類似，H.264 解碼器消耗的周期數(shù)為：
• QCIF 分辨率、15 fps、128IKbps – 每通道 1400 萬個周期
• CIF 分辨率、30 fps、300 Kbps – 每通道 7050 萬個周期
• D1 分辨率、NTSC 或 PAL、2 Mbps –每通道 2.92 億個周期
• 720p 分辨率、30 fps、6 Mbps – 每通道 7.8 億個周期
• 1080i60、每秒 60 場、9 Mbps –每通道 16.6 億個周期

轉碼應用（包括完整的解碼器和編碼器）消耗的周期數(shù)是編碼器和解碼器所消耗的總和，在需要的情況下也會加上擴展的消耗。

2.3 存儲器的考慮事項
在成本與存儲器要求之間進行權衡折中是任何硬件設計都需要考慮的重要因素。在分析多核視頻處理解決方案的存儲器要求時，需要明確以下幾個問題：
• 需要多大存儲量的存儲器，以及存儲器的類型（專有還是共享）是什么？
• 存儲器的速度是否足夠支持流量需求？
• 接入總線的速度是否足以支持流量需求？
• 存儲器架構是否能夠以最少的多核性能損失支持多核接入？
• 存儲器架構是否能以最小的數(shù)據(jù)沖突支持處理器數(shù)據(jù)流的輸入與輸出？
• 支持存儲器接入（諸如 DMA 通道、DMA 控制器、預取機制和快速智能高速緩沖架構 ）的現(xiàn)有硬件有哪些？所需存儲器的存儲量取決于應用。以下三個應用實例介紹了三種不同的存儲器要求：
－ 無線傳輸速率：在單幀運動估算參考 (single-motion estimation reference frame) 中以極低的延遲從 QCIF H.264BP 轉換至 QCIF H.264BP 需要足夠的存儲容量才能存儲 5 個幀。每幀需要 38016 個字節(jié)，那么一個通道（包括輸入和輸出媒體流的存儲）所需存儲器的存儲量為每通道不足 256KB。同時處理 200 個通道則需 50MB 的數(shù)據(jù)存儲。
－ 多通道解碼器應用實例：對于 H264 HP 1080p 解碼器，如果兩個連續(xù)的 P 幀和 I 幀之間的 B 幀數(shù)目等于或少于 5，那么我們只需要足夠存儲 7~8 個幀的存儲空間，因而單個通道（包含存儲輸入和輸出媒體流）所需的存儲量應少于每通道 25MB。同時處理 5 個通道需要 125MB 的數(shù)據(jù)存儲器。

－ 包含實時電視廣播的高質量視頻流示例：應 FCC 的要求在系統(tǒng)中有 7 秒的延遲時，對實時電視節(jié)目采用 H.264HP 720P60 編碼需要每個通道存儲 600MB。并行處理兩個通道需要 1.2GB 的數(shù)據(jù)存儲量。

為了最大限度地提高視頻處理系統(tǒng)的低成本優(yōu)勢，數(shù)據(jù)必須駐留在外部存儲器中，其大小需要根據(jù)系統(tǒng)存儲器最差的應用狀態(tài)來選擇。與此同時，處理過的數(shù)據(jù)必須存放在內部存儲器中才能支持處理器的高吞吐量。優(yōu)化的系統(tǒng)會使用乒乓機制將數(shù)據(jù)從外部存儲器移至內部存儲器，而將數(shù)據(jù)從內存移至外部存儲器的同時還要處理來自內部存儲器的數(shù)據(jù)。典型的處理器具有一個可配置為高速緩存或 RAM 的小型 L1 存儲器，用于每個內核（可配置為高速緩存或 RAM）的較大型專用 L2 存儲器，以及處理器中每個內核都能夠存取的共享 L2 存儲器均可使用。為加強乒乓機制，需要用多個相互獨立的 DMA 通道從外部存儲器中讀寫數(shù)據(jù)。

附錄C 外部存儲器帶寬－為支持乒乓機制用于上述三個應用實例，估算了將數(shù)據(jù)從外部存儲器移至內部存儲器所需的帶寬。外部存儲器的有效帶寬必須大于 3.5Gbps。