1 引言

在大規(guī)模可編程邏輯器件出現(xiàn)以前，把器件焊接在電路板上是設(shè)計數(shù)字系統(tǒng)的最后一步。當設(shè)計存在問題并解決后，設(shè)計者往往不得不重新設(shè)計印制電路板。設(shè)計周期長，設(shè)計效率低。CPLD 、FPGA出現(xiàn)后，利用其在系統(tǒng)可編程或可重配置功能，設(shè)計者可以在進行邏輯設(shè)計而未進行電路設(shè)計時就把CPLD、FPGA焊接在電路板上，然后在設(shè)計調(diào)試時可一次次隨心所欲的改變電路的硬件邏輯關(guān)系，而不用改變電路板的結(jié)構(gòu)。

2基于SRAM的FPGA的結(jié)構(gòu)和原理

可編程邏輯器件從結(jié)構(gòu)上可分為：

⑴ 乘積項結(jié)構(gòu)器件。其基本結(jié)構(gòu)是與-或陣列的器件，大部分簡單PLD和CPLD多是這種器件。

⑵ 查找表結(jié)構(gòu)器件。由簡單的查找表組成可編程門，再構(gòu)成陣列形式。大部分FPGA

器件都采用基于SRAM的查找表結(jié)構(gòu)。如XILINX的XC4000系列pSPATRAN系列，ALTERA的FLEX10K 系列pACEX系列都是基于SRAM查找表的典型FPGA器件。查找表（LUT）是一種函數(shù)發(fā)生器，一個N輸入查找表能實現(xiàn)N個輸入變量的任何邏輯功能。目前FPGA中多使用4輸入的LUT，所以每一個LUT可以看成有4位地址線的16×1bit的RAM。當用戶通過GDF原理圖或VHDL語言描述了一個邏輯電路后，F(xiàn)PGA開發(fā)軟件會自動計算邏輯電路的所有可能結(jié)果，并把結(jié)果事先存入查找表。這樣，當多個信號進行邏輯運算時就等于輸入一個地址進行查表，找出地址所對應(yīng)的內(nèi)容，然后將其輸出即可。

3 FPGA的配置原理

FPGA使用SRAM單元來保存配置數(shù)據(jù)。這些配置數(shù)據(jù)決定了FPGA內(nèi)部的互連關(guān)系和邏輯功能，改變這些數(shù)據(jù)，也就改變了器件的邏輯功能。由于SRAM 的數(shù)據(jù)是易失的，因此這些數(shù)據(jù)必須保存在FPGA器件以外的EPROM、EEPROM或FLASH ROM等非易失存儲器內(nèi)，以便使系統(tǒng)在適當?shù)臅r候?qū)⑵湎螺d到FPGA的SRAM單元中，從而實現(xiàn)在系統(tǒng)可重配置ICR（In-Circuit Reconfigurability）。ALTERA公司的FPGA有兩種配置下載方式：主動方式（AS）與被動方式(PS)。在實驗系統(tǒng)中，通常用計算機或控制器進行調(diào)試，可采用被動方式。將在FPGA集成開發(fā)環(huán)境（如QUARTUSII）下經(jīng)編譯p仿真后形成的編程文件用下載電纜下載到FPGA中，進行硬件調(diào)試與驗證。電路設(shè)計成功后，將配置數(shù)據(jù)燒寫固化在一個由ALTERA生產(chǎn)的專用EEPROM（如EPC1441）中。上電時，由這片配置 EEPROM先對FPAG加載數(shù)據(jù)，幾十毫秒后，F(xiàn)PGA即可正常工作。

ALTERA的FPGA有六種配置模式:配置器件pPS(Passive Serial)模式pPPS(Passive

Parallel Synchronous)模式pPPA（Passive Parallel Asynchronous）模式、PSA(Passive Serial Asynchronous)模式pJTAG(Joint Test Action Group)模式。其中，PS模式因FPGA與配置電路的互連最簡單，對配置時鐘的最小頻率沒有限制而應(yīng)用最廣泛，因此在ICR控制電路中通常采用PS配置方式來實現(xiàn)ICR功能。FPGA器件有三種工作狀態(tài)：配置狀態(tài)，初始化狀態(tài)，正常工作狀態(tài)（用戶模式）。其時序如圖

4 用單片機配置FPGA

目前很多產(chǎn)品都廣泛用了FPGA，雖然品種不同，但編程方式幾乎都一樣：利用專用EPROM對FPGA進行配置。專用的EPROM價格不便宜，且大都是一次性O(shè)PT方式編程。一旦更改FPGA設(shè)計，代價不小。而且在FPGA實際應(yīng)用中，設(shè)計的保密性和可升級性是非常重要的，用單片機來配置FPGA可以很好的解決上述問題。單片機用PS模式配置FPGA的時序與圖1相同。配置時關(guān)鍵是用單片機產(chǎn)生合適的時序。