除了芯片的速度和面積等，人們對低功耗的期望也越來越高，因而在IC設(shè)計中加入低功耗設(shè)計非常必要。寄存器傳輸級的低功耗設(shè)計對降低整個芯片的功耗作用非常顯著，本文討論的三種寄存器傳輸級低功耗設(shè)計方法，經(jīng)驗(yàn)證對動態(tài)功耗的降低很有效。

自集成電路問世以來，設(shè)計者在單個芯片上集成的晶體管的數(shù)量呈現(xiàn)出令人驚訝的增長速度。近30年，集成電路的發(fā)展一直遵循著“摩爾定律”：集成在芯片上的晶體管的數(shù)量每18個月就翻一番，芯片成本也相應(yīng)下降。
圖1：CMOS電路功耗的主要來源是動態(tài)功耗，
由開關(guān)電流和短路電流造成。

在半導(dǎo)體工藝水平不斷進(jìn)步的同時，以電池供電的手持設(shè)備和膝上電腦也迅速普及，系統(tǒng)的功耗有時已經(jīng)成為系統(tǒng)設(shè)計首要考慮的因素，因此，低功耗設(shè)計成為發(fā)展移動系統(tǒng)必然要解決的問題。
集成電路的低功耗設(shè)計分為系統(tǒng)級、寄存器傳輸級、門級、電路級四個層次，而在這其中，寄存器傳輸級的低功耗設(shè)計對優(yōu)化整個系統(tǒng)功耗的貢獻(xiàn)達(dá)到20%-50%，這是非常巨大的比例。因而，在寄存器傳輸級進(jìn)行低功耗設(shè)計是非常值得，也是很有必要的。

集成電路中功耗的來源
目前，CMOS工藝在集成電路特別是數(shù)字IC中應(yīng)用得很普遍。由于CMOS電路在輸入穩(wěn)定的時候總有一個管子截止，所以它的靜態(tài)功耗在理想情況下應(yīng)該是零，但這并不代表靜態(tài)功耗真的為零，實(shí)際上CMOS電路的靜態(tài)功耗就是指電路中的漏電流(這里不考慮亞閾值電流)。
CMOS電路功耗的主要來源是動態(tài)功耗，它由兩部分組成：開關(guān)電流和短路電流。

所以，整個CMOS電路的功耗為：

P=PTurn+Pleakage+Pshort