8位無符號數(shù)乘法運算HDL設(shè)計實例
原理分析
本文引用地址:http://cafeforensic.com/article/185643.htm加減乘除是運算的基礎(chǔ),也是我們在小學(xué)課堂里的重點必修課。乘除運算雖然對于我們今天來說還是小菜一碟,讓計算機(jī)做起來也是九牛一毛不足掛齒,但是要真探究一下計算機(jī)是如何完乘除運算的,可還真有些學(xué)問和技巧,并不是人腦那么9*9一閃而過81出來了,計算機(jī)雖然得到結(jié)果的時間可能比人要快上不知道多少個數(shù)量級,但它怎么說還是需要一個過程的。
可能不同的CPU內(nèi)部的運算原理和機(jī)制略有差異,我們也無法完全去把這些運算方式搞清楚,這個例程我們就老老實實的用移位累加的方式完成兩個8位無符號數(shù)的乘法運算。這里先隨便舉個例子來說明我們的運算原理,例如8位無符號數(shù)189和25相乘。
因為計算機(jī)只認(rèn)識0和1,因此一切運算的基礎(chǔ)都是0和1,所以我們的運算也必須是基于2進(jìn)制來進(jìn)行的。因此,我們首先要完成機(jī)制的轉(zhuǎn)換。乘數(shù)189對應(yīng)的2進(jìn)制數(shù)為10111101,被乘數(shù)25對應(yīng)的2進(jìn)制數(shù)為00011001。
按照我們最常用的10進(jìn)制乘法運算的方式,我們可以得到如圖1所示的2進(jìn)制乘法。在這個運算過程中,我們從被乘數(shù)的最低位到最高位依次判斷其取值是1還是0,如果是1則對乘數(shù)累加,否則不累加(即取0),需要累加的乘數(shù)根據(jù)當(dāng)前被乘數(shù)位需要進(jìn)行相應(yīng)的移位,如被乘數(shù)的bit3為1,則乘數(shù)相應(yīng)左移3次(即放大8倍)作為累加數(shù)。依據(jù)此原理,我們要設(shè)計的8位無符號乘法也是通過對被乘數(shù)進(jìn)行逐位判斷后累加進(jìn)行左移的乘數(shù)而得到最終的結(jié)果。
圖1 2進(jìn)制乘法
在我們的8位無符號乘法運算中,一些基本的接口信號及其功能為:8位無符號數(shù)ain和bin是需要進(jìn)行運算的兩個乘數(shù);輸出的結(jié)果用16位無符號數(shù)yout表示;enable信號為運算使能信號;ready信號為運算完成標(biāo)志位。用戶先給ain和bin賦值,然后將enable信號拉高后即開始運算,大約8個時鐘周期后運算輸出結(jié)果,ready信號輸出高電平表示運算結(jié)果有效,此后如果enable信號被用戶拉低則ready信號也隨后拉低,表示完成一次運算。接著用戶可以給ain和bin賦新的運算值,然后拉高enable信號繼續(xù)一次新的運算。
Verilog參考實例
module mux(
clk,rst_n,
enable,ain,bin,yout,ready
);
input clk;
input rst_n;
input enable; (1)
input[7:0] ain; (2)
input[7:0] bin; (3)
output reg[15:0] yout; (4)
output reg ready; (5)
reg[4:0] i; (6)
always@(posedge clk)
if(!rst_n) begin
ready = 1'b0;
yout = 16'h0000;
i = 4'd0;
end
else if(enable)begin
if(i 4'd8) i = i+1'b1;
else ;
if(i 4'd7) begin (7)
ready = 1'b0;
if(ain[i]) yout = (yout+{1'b0,bin,7'd0})>>1; (8)
else yout = yout>>1; (9)
end
else if(i == 4'd7) begin (10)
if(ain[i]) yout = yout+{1'b0,bin,7'd0}; (11)
else ; (12)
ready = 1'b1; (13)
end
else ready = 1'b0;
end
else begin
i = 4'd0;
yout = 16'h0000;
end
endmodule
- 運算使能信號。0表示無操作;1表示將對當(dāng)前輸入的ain和bin進(jìn)行乘法運算。
- 8位無符號數(shù),他將和bin進(jìn)行相乘操作。
- 8位無符號數(shù),他將和ain進(jìn)行相乘操作。
- 16位的無符號數(shù),用于存儲2個8位無符號數(shù)相乘的運算結(jié)果。
- 乘法運算完成標(biāo)志位。當(dāng)前運算完成后輸出高電平,此后如果enable信號拉低則該信號也拉低無效。
- 移位計數(shù)器,在enable=1時,每個時鐘周期i會遞增直到i=8停止。i=0~7時,對應(yīng)進(jìn)行移位累加計算。
- 進(jìn)行7次的移位累加運算(不包括最后一次最高位的累加運算)。我們這里的累加,并不是完全仿照原理中示意的方式進(jìn)行移位然后累加,而是先將累加的乘數(shù)左移7位,然后每次累加完右移1位,對應(yīng)7次累加完成后,最低位就回到了運算結(jié)果的最低位,而第8次累加即最高位的累加運算是不進(jìn)行移位的。
- 被乘數(shù)的相應(yīng)位為1,則進(jìn)行累加并右移1位。
- 被乘數(shù)的相應(yīng)位為0,則值移位不累加。
- 第8次累加運算不進(jìn)行移位操作,
- 被乘數(shù)的相應(yīng)位為1,則進(jìn)行累加但不移位。
- 被乘數(shù)的相應(yīng)位為0,則值不累加也不移位。
- 最后一次移位,則拉高ready信號表示運算完成,輸出結(jié)果有效。
仿真驗證
這里的驗證專門編寫了一個小任務(wù),入口參數(shù)是給ain和bin的賦值,然后使能enable信號,發(fā)起一次運算操作,待ready信號拉高后比對運算結(jié)果yout是否正確,打印結(jié)果,然后撤銷(拉低)enable信號完成當(dāng)前運算。在initial里面,通過256*256次調(diào)用這個小任務(wù),完成對該乘法器的驗證。
評論