寬帶短波信道模擬器中數(shù)字下變頻的實現(xiàn)
2. 3 半帶濾波器
所謂半帶濾波器,就是其頻率響應滿足以下關系的FIR 濾波器:
HB 濾波器由于其系數(shù)幾乎一半為0,濾波時運算量減少一半,因此被作為第2 級低通濾波和抽取。
HB 的抽取因子固定為2,特別適合采樣率降低一半的要求。通過CIC 和HB 濾波抽取后,基帶信號由最初的高數(shù)據(jù)率被降到較低的速率,適于后級FIR處理。
2. 4 FIR低通濾波器設計
數(shù)字下變頻器的最后一個模塊是低通FIR 濾波器,主要用來對信號進行整形濾波不作抽取功能。
信號經過CIC、HB 濾波器后,輸入到FIR 濾波器的采樣速率相對來說已經很低,因此在一定的處理時鐘速率下,能夠有較高階的FIR 濾波,使得濾波器的通帶波動、過渡帶帶寬、阻帶最小衰減等指標能夠設計的很好。
調用MATLAB 的Filter design 獲得濾波器的系數(shù)。在MATLAB 中設計一個通帶截止頻率為2 MHz的FIR,并將濾波器系數(shù)導入到FPGA 的FIR 中; FIR的階數(shù)( 系數(shù)長度) 越高,性能越好,但考慮資源占用情況,F(xiàn)IR 的階數(shù)不宜過高,該設計采用37 階FIR。
3 基于FPGA 的DDC 系統(tǒng)仿真結果
根據(jù)以上的設計分析結果,編寫了FPGA 程序,在Quartus II 平臺上進行了仿真測試。輸入采樣速率為64 MHz 的短波調制信號,針對Cyclone III 系列的EP3C40Q240C8 器件對其進行綜合與時序仿真,如表1 所示。
表1 DDC 實現(xiàn)的時序仿真圖
輸入信號經過混頻器后,再經過CIC 濾波器的16 倍抽取,半帶濾波器的2 倍抽取和FIR 濾波器的整形濾波,最終輸出I,Q 兩路正交的信號。如表1所示,Data In 為輸入信號,DDC Data I 為輸出同相分量,DDC Data Q 為輸出正交分量。64MHz 的采樣信號經過NCO 混頻后,CIC 濾波器的16 倍和HB 濾波器的2 倍抽取后,變?yōu)? MHz 的信號,并經過FIR 濾波器整形輸出。從表1 中可以看出設計的DDC 對于高速采樣的信號具有降速和下變頻的作用,處理帶寬大大減小,因此對后續(xù)器件處理速度的要求降低。
仿真中還有一定量的毛刺,這是由于信號的延時控制不精準造成的。延時的大小不僅和連線的長短和邏輯單元的數(shù)目有關,而且也和器件的制造工藝和工作環(huán)境等有關,毛刺的消除是有待解決的問題。
4 結束語
在分析了寬帶短波信道模擬器工作機理和數(shù)字下變頻原理的基礎上,結合Matlab 算法仿真技術,設計基于FPGA 的數(shù)字下變頻。功能與時序仿真結果表明: 基于FPGA 設計實現(xiàn)的數(shù)字下變頻功能,其技術指標滿足寬帶短波信道模擬器的性能要求。該設計方法降低了對FPGA IP 核的依賴性,提高了DDC的處理速率,實現(xiàn)了數(shù)字載波控制和抽取濾波可編程,具有很大的靈活性和通用性,對于實現(xiàn)寬帶短波信道模擬器具有十分重要的意義,并且可以推廣用于其他需要進行下變頻的場合。
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