基于NCO IP core的Chirp函數(shù)實現(xiàn)設計
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頻率控制字寄存器為一個保存有N個輸出頻率所需的相位累加控制字的片上ROM單元，其作用在驅動單元輸入地址控制字的作用下實時向NCOIP Core調(diào)入所需要的ψINC，在該設計中Chirp函數(shù)的頻率變化規(guī)律是從1 MHz步進1 MHz輸出到16 MHz。在該設計中選擇的累加器精度為32 b，為此選擇的邏輯單元的規(guī)律為如表1所示。本文引用地址：http://cafeforensic.com/article/188505.htm
為此，建立一個深度為1 6，每個存儲單元字長32 b位的ROM，將表1內(nèi)所有ψINC數(shù)據(jù)保存至nco_1_16．mif文件中，在ROM建立時調(diào)用該mif文件。如圖7所示。
在設計中，通過不同時間點向頻率控制字寄存器寫入不同的地址信號驅動，使存儲器輸出不同的頻率控制字驅動NCO IP Core，產(chǎn)生不同的頻率信號輸出。該設計中采用兩個計數(shù)器級聯(lián)作為驅動單元，首先第一級計數(shù)器將鐘頻率降至需要的Chirp函數(shù)輸出某頻點的穩(wěn)定時間范圍，將第一級計數(shù)器的進位端作為第二級計數(shù)器的時鐘輸入端；第二級計數(shù)器的作用是，產(chǎn)生地址信號以驅動頻率控制字存儲器輸出相應的控制字，當前級進位信號有效時該計數(shù)器輸出加“1”。以達到改變頻率輸出的目的，其連接電路圖如圖9所示。
4 仿真與驗證
將該設計通過將程序下載到Altera公司生產(chǎn)的DSP開發(fā)板(型號DK-DSP-2C70N)中進行仿真，其核心FPGA(型號為EP2C70F672C6)的資源使用情況如圖10所示。
并通過該開發(fā)板上D／A轉換器輸出模擬波形(只截取了4個時刻的圖樣)如圖11所示。
通過圖11可以看出該設計能很好地完成掃頻輸出的功能，并且雜波分量很小，干擾很小。
5 結 語
該設計通過采用技術成熟的NCO IP Core完成，其優(yōu)勢在于：
(1)利用了成熟的FPGA知識產(chǎn)權技術，使得設計更加簡便并易于移植；
(2)利用NCO IP core的高穩(wěn)定性，使得Chirp函數(shù)的各項噪聲較之于其他設計更小，有利于對射電天文這樣微弱信號的處理，減少了處理帶來的各種噪聲。
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