目前非易失性的數(shù)據(jù)保存方法多采用EEPROM。但EEPROM也有其弱點,一是擦次數(shù)有限（多為10萬次）,二是定入速率慢,這樣就限制了其在許多需要頻繁更新數(shù)據(jù)且需高速傳輸數(shù)據(jù)場合中的應用。

　　本文介紹的存儲器芯片X24C45,可以較好地解決上述非易失性數(shù)據(jù)存儲過程中遇到的難題。

　　1 X24C45的功能特點

　　X2C45是Xicor公司開發(fā)的一種設計思想獨特的非易失性存儲器。這種器件將RAM和EEPROM制作在同一塊芯片上,RAM存儲陣列（16×16）的各個bit與EEPROM存儲陣列的各個bit一一對應,通過軟件指令或外部輸入能夠使數(shù)據(jù)在兩個存儲陣列之間相互傳送。其中的RAM存儲陣列正常工作時能實現(xiàn)數(shù)據(jù)與外部芯片的隨機存取功能,這樣可保證該芯片適合數(shù)據(jù)快速存取的場合;而在電源電壓降至閾值電壓時,該芯片能自動將RAM中的當前數(shù)據(jù)傳輸至EEPROM中,這樣就保證了掉電時的數(shù)據(jù)非易失性保存。掉電情況在絕大多數(shù)系統(tǒng)中都不會頻繁出現(xiàn),故對EEPROM的擦寫次數(shù)相應地不會太多。而X24C45中EEPROM的擦寫閃數(shù)又高達100萬次,可見X24C45完全能勝任在數(shù)據(jù)頻繁更新的場合實現(xiàn)非易失性存儲的任務。

　　X24C45的引腳圖如圖1所示。

　　腳1為片選端,當該腳為高時片選有效,當該腳為低時芯片處于低功耗待機狀態(tài),且X24C45中的指令寄存器被復位;腳2為串行時鐘端;腳3為串行數(shù)據(jù)輸入;腳4為串行數(shù)據(jù)輸出;腳5為接地端,腳8為電源端;腳7為漏極開路輸出,當電源電壓降至低于自動存儲閥值電壓VASTH（VASIT在4.0V～4.3V范圍）時,腳7為低,對外部電路發(fā)出一個掉電報警或掉電復位信號,可見該芯片同時具有電源監(jiān)視功能。腳6輸入一個低電平時,將會執(zhí)行由EEPROM將數(shù)據(jù)傳輸?shù)絉AM的操作。

　　2 X24C45的指令集及工作時序

　　X24C45的各種功能主要是由軟件來實現(xiàn)。CPU通過DI端口向X24C45中的指令寄存器傳送一個指令,以實現(xiàn)某個功能。其指令集如表1所示。

　　表1 X24C45指令集

　　由表1可見,所有指令的最高位都為“1”。所以在片選信號CE為高有效時,DI口由低電平跳變出一個時鐘周期的高電平,表明開始輸入一個指令,其工作時序如圖2所示。

　　由RAM將數(shù)據(jù)存入EEPROM的操作條件限制較嚴格,為的是防止對EEPROM的意外寫操作（因為EEDPROM的擦寫次數(shù)有限,不必要的寫操作應避免）。所以該存儲功能的實現(xiàn),必須滿足以下三個條件同時成立：接收到STO指令;接收到WREN指令;接收到RCL指令或腳6電平被拉低。在將EEPROM的數(shù)據(jù)送回到RAM中的同時,應使X24C45內部的“前次數(shù)據(jù)恢復”鎖存器置位。另外需要說明的是,在將RAM中的數(shù)據(jù)存入EEPROM的操作過程中,X24C45的其它所有功能都被禁止。

　　ENAS指令將X24C45內部的“自動存儲器使能”鎖存器置位,從而允許在電源電壓降至低于自動存儲閥值電壓VASTH時,自動執(zhí)行將RAM中的數(shù)據(jù)存入EEPRO的操作。