基于AD9958多波形雷達(dá)信號(hào)源軟硬件的設(shè)計(jì)
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近年來(lái)隨著雷達(dá)對(duì)抗技術(shù)的迅速發(fā)展，對(duì)雷達(dá)信號(hào)的要求也越來(lái)越高。早期的簡(jiǎn)單脈沖雷達(dá)，其發(fā)射信號(hào)波形是簡(jiǎn)單的矩形脈沖，作用距離和距離分辨率差，偵查能力差，容易被敵方截獲雷達(dá)信息。線性調(diào)頻和相位編碼調(diào)制能獲得大的作用距離和具有很高的距離分辨率，且2種編碼具有不易被偵查的優(yōu)點(diǎn)。隨著近幾年DDS技術(shù)的快速發(fā)展，使得線性調(diào)頻及相位編碼調(diào)制得以廣泛應(yīng)用，甚至提出了線性調(diào)頻+相位編碼混合編碼方式。這里主要介紹利用簡(jiǎn)單脈沖技術(shù)。實(shí)現(xiàn)線性調(diào)頻及相位編碼2種調(diào)制。
2 AD9958及參數(shù)設(shè)置
AD9958是Analog Devices公司生產(chǎn)的一款高性能、動(dòng)態(tài)特性優(yōu)異、可雙路輸出的DDS器件，每路可單獨(dú)控制頻率，相位/幅度。內(nèi)部集成了10 bit的輸出幅度控制，內(nèi)部工作頻率高達(dá)500 MHz，使其可產(chǎn)生最高頻率為250 MHz的雙路信號(hào)。其內(nèi)部有許多用于控制輸出信號(hào)參數(shù)的控制寄存器，具有32位頻率調(diào)整分辨率、14位相位失調(diào)分辨率、lO位輸出幅度可縮放分辨率，有增強(qiáng)數(shù)據(jù)吞吐率的串行SPI口?？晒ぷ饔诙喾N模式，支持器件手冊(cè)中介紹的單頻信號(hào)模式(single-tone)、調(diào)制模式(moolulation mode)、線性掃頻模式(1inearsweep)以及混合信號(hào)模式。
對(duì)于單頻信號(hào)模式，其復(fù)數(shù)表達(dá)式為：
式中，A為信號(hào)幅度，ψ為信號(hào)初始相位，f0為信號(hào)頻率。
采用這3個(gè)參數(shù)完全描述單頻信號(hào)。雙通道AD9958與這3個(gè)參數(shù)有關(guān)的寄存器分別為信道頻率控制字(CTW0)、信道相位補(bǔ)償字(CPW0)、幅度控制字(ACR)3個(gè)寄存器以及通道控制寄存器(CSR)，可產(chǎn)生雙通道正交信號(hào)，控制如下：
AD9958中需要設(shè)置初始頻率、終止頻率、調(diào)頻斜率K確定一個(gè)線性調(diào)頻信號(hào)。其中，起始頻率和終止頻率分別置于頻率控制字寄存器CTW0和CTWl，在線性調(diào)頻信號(hào)中，最主要的設(shè)置就是其調(diào)頻斜率以及掃頻方向，在線性掃頻模式
中，頻率累加器使輸出頻率從一個(gè)可編程低頻梯變成可編程高頻；或從一個(gè)可編程高頻梯變成可編程低頻。低頻存入profile O，高頻存人profile l。此時(shí)AD9958專門(mén)根據(jù)掃頻方向(正／負(fù))分別提供了上升步進(jìn)頻率控制字寄存器(RDW)和上升掃頻時(shí)間控制字寄存器(RSRR)，以及與其對(duì)應(yīng)的下降步進(jìn)頻率控制字寄存器(FDW)和下降掃頻時(shí)間控制字寄存器(FSRR)，其掃頻方向通過(guò)P1，P2腳單獨(dú)控制，P1控制通道O，P2控制通道1，高電平表示掃頻方向?yàn)檎?，低電平表示掃頻方向?yàn)樨?fù)。給出掃頻方向表示為正的線性調(diào)頻脈沖信號(hào)相關(guān)公式為：
式中，SYNC_CLK為系統(tǒng)時(shí)鐘的4分頻。
對(duì)于相位編碼脈沖信號(hào)，在此不給出其數(shù)學(xué)表達(dá)式，只需理解其主要是對(duì)相位的選擇(0相位或180相位)即可，后邊將給出編碼方式為巴克碼和最長(zhǎng)線性移位碼的脈沖調(diào)制信號(hào)，對(duì)于AD9958，用P0一P3引腳電平控制相位選擇，高電平輸出相位π，低電平輸出相位0。
3 系統(tǒng)硬件設(shè)計(jì)
AD9958產(chǎn)生的雷達(dá)信號(hào)源其原理框圖如圖1所示。系統(tǒng)主要指標(biāo)參數(shù)是：脈寬為5～250μs，脈沖重復(fù)周期為0．5～10 ms，帶寬為1～10 MHz，可產(chǎn)生簡(jiǎn)單脈沖、線性調(diào)頻以及相位編碼調(diào)制中頻雷達(dá)信號(hào)。其中對(duì)于線性調(diào)頻信號(hào)調(diào)頻斜率正負(fù)可選；對(duì)于相位編碼，編碼形式可選。
3．1 器件選型
DSP作為該系統(tǒng)的核心，采用ADI公司BLACKFIN系列的32位定點(diǎn)處理器ADSP―BF531，其最高系統(tǒng)時(shí)鐘頻率為400 MHz，BF531具有外圍SPI接口和較多的可編程I／0引腳，對(duì)DDS控制有利。
FPGA部分可根據(jù)實(shí)際需要綜合考慮性價(jià)比，系統(tǒng)選用Altera公司CycloneII系列的EP2C8。系統(tǒng)工作時(shí)，DSP，F(xiàn)PGA與AD9958 3者關(guān)系為：通信參數(shù)由前端LCD顯示模塊控制，通過(guò)UART送至DSP以決定系統(tǒng)產(chǎn)生波形的類型及參數(shù)。DSP中將通信參數(shù)解析計(jì)算為DDS所需的各種控制字，并通過(guò)DSP的SPI接口打入DDS內(nèi)部寄存器。FPGA作為整個(gè)系統(tǒng)的時(shí)序控制器為DSP、DDS提供參考時(shí)鐘，并接收DSP通過(guò)并行總線發(fā)送的時(shí)序控制參數(shù)，以及可編程端口(GPIO)發(fā)送的波形類控制信號(hào)，根據(jù)其中的時(shí)序控制參數(shù)(包括脈沖重復(fù)周期值和脈沖寬度值)產(chǎn)生DSP中斷信號(hào)，以中斷DSP。DSP在中斷服務(wù)子程序中進(jìn)行頻率字的計(jì)算和發(fā)送。下面介紹FPGA作為整個(gè)系統(tǒng)的時(shí)序控制器時(shí)，如何產(chǎn)生各種時(shí)序控制信號(hào)。
評(píng)論