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          Verilog HDL高級語法結(jié)構(gòu)―任務(TASK)

          作者: 時間:2013-08-27 來源:網(wǎng)絡 收藏

          如果傳給任務的變量值和任務完成后接收結(jié)果的變量已定義,就可以用一條語句啟動任務。任務完成以后控制就傳回啟動過程。如任務內(nèi)部有定時控制,則啟動的時間可以與控制返回的時間不同。

          本文引用地址:http://cafeforensic.com/article/189518.htm

          任務可以啟動其他的任務,其他任務又可以啟動別的任務,可以啟動的任務數(shù)是沒有限制的。不管有多少任務啟動,只有當所有的啟動任務完成以后,控制才能返回。

          1.任務定義

          定義任務的語法如下:

          任務:

          1.任務定義

          定義任務的語法如下:

          任務:

          task 任務名>;
          端口及數(shù)據(jù)類型聲明語句>
          語句1>
          語句2>
          ...
          語句n>
          endtask

          這些聲明語句的語法與模塊定義中的對應聲明語句的語法是一致的。


          2.任務調(diào)用及變量傳遞
          調(diào)用任務并傳遞輸入/輸出變量的聲明語句的語法如下:

          任務名>(端口1,端口2,...,端口n);

          下面的例子說明怎樣定義任務和調(diào)用任務。
          任務定義如下所示:

          task my_task;
          input a, b;
          inout c;
          output d, e;

          語句> //執(zhí)行任務工作相應的語句

          c = foo1; //賦初始值
          d = foo2; //對任務的輸出變量賦值
          e = foo3;
          endtask

          任務調(diào)用如下所示:

          my_task(v,w,x,y,z);

          任務調(diào)用變量(v、w、x、y、z)和任務定義的I/O變量(a、b、c、d、e)之間是一一對應的。當任務啟動時,由v、w和x傳入的變量賦給了a、b和c。當任務完成后的輸出又通過c、d和e賦給了x、y和z。下面用一個具體的例子用來說明怎樣在模塊的設計中使用任務,使程序容易讀懂。

          module traffic_lights;
          reg clock, red, amber, green;
          parameter on=1, off=0, red_tics=350,
          amber_tics=30,green_tics=200;
          initial red=off; //交通燈初始化
          initial amber=off;
          initial green=off;

          always begin //交通燈控制時序
          red=on; //開紅燈
          light(red,red_tics); //調(diào)用等待任務
          green=on; //開綠燈
          light(green,green_tics); //等待
          amber=on; //開黃燈
          light(amber,amber_tics); //等待
          end

          task light(color,tics); //定義交通燈開啟時間的任務
          output color;
          input[31:0] tics;
          begin
          repeat(tics) @(posedge clock); //等待tics個時鐘的上升沿
          color=off; //關(guān)燈
          end
          endtask

          always begin //產(chǎn)生時鐘脈沖的always塊
          #100 clock=0;
          #100 clock=1;
          end
          endmodule

          這個例子描述了一個簡單的交通燈的時序控制,并且該交通燈有它自己的時鐘產(chǎn)生器。



          關(guān)鍵詞: Verilog TASK HDL

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