隨著計算機技術的發(fā)展，以及大數(shù)據(jù)量交互的需要，硬件系統(tǒng)對PC總線傳輸速率、數(shù)據(jù)完整性提出了越來越高的應用要求。傳統(tǒng)的PCI總線技術雖然經(jīng)過不斷的改進，開發(fā)出64b，66MHz的并行協(xié)議PCI-X標準，但由于并行總線整體設計難度以及造價高昂，主流的PCI技術已經(jīng)成為限制數(shù)據(jù)傳輸系統(tǒng)性能發(fā)揮的瓶頸[1-2]。因此，第3代I/O技術PCIExpress總線標準一經(jīng)推出即成為取代PCI總線的下一代標準，并得到迅速的發(fā)展。

PCIExpress總線利用串行的連接特點能輕松的將數(shù)據(jù)整體傳輸速度提到一個更高的頻率，達到遠遠超出以往PC總線的傳輸速度，同時保證了數(shù)據(jù)的完整性[2]。PCIExpress連接采用點對點差分傳輸，可以被配置成最高x32的數(shù)據(jù)帶寬，其中PCIExpressGen2.0標準的x1通道傳輸能力達到單向5Gb/s.PCIExpress總線設備可以通過主機橋接器芯片進行基于主機的傳輸，也可以通過交換器進行多點傳輸，這極大的拓展了PC總線的開發(fā)靈活性。Xilinx公司的Virtex-6系列FPGA芯片內(nèi)嵌了PCIExpress協(xié)議硬核，支持x1，x2，x4和x8通道傳輸，為實現(xiàn)PCIExpress總線解決方案單片集成提供了可能[3]。

本文在研究PCIExpress協(xié)議標準及其接口技術的基礎上，設計了基于Virtex-6FPGA芯片的PCIExpress高速數(shù)據(jù)采集卡，實現(xiàn)了外部系統(tǒng)與PC的數(shù)據(jù)交互。

1系統(tǒng)總體設計

PCIExpress采集系統(tǒng)組成框圖如圖1所示。

圖1系統(tǒng)整體框圖

采集系統(tǒng)以FPGA作為采集卡的控制核心，外部數(shù)據(jù)經(jīng)數(shù)據(jù)接口傳入FPGA，F(xiàn)PGA通過內(nèi)部邏輯對高速數(shù)據(jù)進行必要的時序控制和相關處理后將數(shù)據(jù)存儲到片外的SDRAM進行緩存，然后采集卡在總線主控DMA控制器的控制下，通過PCIEx8通道將緩存的數(shù)據(jù)寫入計算機內(nèi)存[4]。上位機由驅(qū)動軟件識別PCI Express采集卡，并設置DMA控制寄存器，通過上層應用軟件接收硬件電路發(fā)送到內(nèi)存的數(shù)據(jù)，并在每次傳輸結(jié)束是處理中斷。采用DMA模式傳輸實現(xiàn)了在實時數(shù)據(jù)高速采集的同時，不影響上位機對數(shù)據(jù)的處理工作，不僅提高了采集系統(tǒng)整體的采集速度，也保證了數(shù)據(jù)質(zhì)量，以及測試分析完整性。

數(shù)據(jù)接口模塊完成外部數(shù)據(jù)的差分接收，這有利于保證高速數(shù)據(jù)的傳輸質(zhì)量。Virtex-6FPGA實時接收差分信號，并在DataProcessor模塊中進行解碼然后根據(jù)一定時序通過高速FIFO緩存送入外部SDRAM存儲模塊。PCIExpressIPCore為Virtex-6FPGA內(nèi)部集成協(xié)議硬核，完成數(shù)據(jù)的分層打包，DMA控制器作為PCIExpress總線傳輸?shù)闹骺?，實現(xiàn)了DMA方式傳輸。

2采集卡硬件設計

2.1基于IPCore的PCIExpress接口設計

本采集卡采用Xilinx公司的Virtex-6系列FPGA芯片作為核心控制器。該款FPGA中內(nèi)置了PCIExpress集成模塊和RocketIOGTP收發(fā)器，提供了符合《PCIExpress基本規(guī)范v2.0》的PCI-E解決方案，單通道最高設計速度[5]達到5Gb/s.根據(jù)PCI-E總線的分層模型，Virtex-6集成端點模塊提供事務層(TL)、數(shù)據(jù)鏈路層(DLL)、物理層(PHYMAC)以及配置空間所具有的全部功能。通過使用Xilinx公司提供的PCIExpress LogiCOREIPEndpointBlockPlus核，可實現(xiàn)符合PCI-E總線協(xié)議的數(shù)據(jù)傳輸[6]。EndpointBlock Plus核在內(nèi)部例化了Virtex-6集成端點模塊，實現(xiàn)了集成端點模塊和GTP收發(fā)器之間的數(shù)據(jù)傳輸。集成硬核頂層模塊接口組成如圖2所示。

Xilinx公司所提供的PCIExpress解決方案，遵守了PCIE分層協(xié)議標準，從完成對接收的數(shù)據(jù)進行分層打包，通過PCIE接口與計算機通信。分層傳輸過程如圖3所示。

其中處理層主要是接受從軟件層送來的讀寫請求，并且建立一個請求包傳輸?shù)綌?shù)據(jù)鏈路層。作為事務層和物理層之間的接口，數(shù)據(jù)鏈路層通過維護鏈路活躍狀態(tài)信息、流控制初始化和流控制來確保數(shù)據(jù)的完整性、數(shù)據(jù)包的有序性和數(shù)據(jù)傳輸?shù)目煽啃?。物理層位于PCIE結(jié)構的最底層，主要實現(xiàn)鏈路的建立、通路的分配、時鐘的編碼和并行數(shù)據(jù)與串行數(shù)據(jù)的之間的轉(zhuǎn)換。