摘 要： 結(jié)合FPGA嵌入式系統(tǒng)具有硬件電路高并行度和軟件編程控制簡(jiǎn)單的特點(diǎn)，設(shè)計(jì)了一套基于FPGA嵌入式系統(tǒng)的雷達(dá)信號(hào)模擬器，能夠完成雷達(dá)中頻和視頻信號(hào)、雜波和干擾信號(hào)的模擬，實(shí)現(xiàn)雷達(dá)系統(tǒng)在不具備實(shí)際接收前端的情況下對(duì)雷達(dá)后級(jí)的調(diào)試，信號(hào)產(chǎn)生和時(shí)序控制功能均在嵌入微處理的FPGA中完成，外圍電路簡(jiǎn)單，具有很好的工程實(shí)用價(jià)值。

在現(xiàn)代雷達(dá)系統(tǒng)的研制和調(diào)試過(guò)程中，對(duì)雷達(dá)性能和指標(biāo)的測(cè)試是一個(gè)重要環(huán)節(jié)，在這個(gè)環(huán)節(jié)中，利用模擬目標(biāo)信號(hào)的方式與外場(chǎng)實(shí)測(cè)相比具有花費(fèi)少、可重復(fù)和靈活性高的優(yōu)勢(shì)。實(shí)際的雷達(dá)在接受目標(biāo)回波時(shí)，回波中的雜波和噪聲是很大的，甚至有些時(shí)候可以淹沒(méi)目標(biāo)回波信號(hào)。但是，在人為地對(duì)雷達(dá)進(jìn)行測(cè)試時(shí)，有時(shí)只對(duì)雷達(dá)的某個(gè)和某些參數(shù)感興趣，希望在回波中表征感興趣的參數(shù)強(qiáng)一些，這時(shí)就應(yīng)該在回波中去掉雜波和噪聲的影響，而這在實(shí)際的外場(chǎng)試飛過(guò)程中是不可能實(shí)現(xiàn)的，這也是雷達(dá)信號(hào)模擬器對(duì)場(chǎng)外試飛的一大優(yōu)勢(shì)。

FPGA作為高性能數(shù)字信號(hào)處理系統(tǒng)中的關(guān)鍵部件，在雷達(dá)信號(hào)模擬和雷達(dá)信號(hào)采集等方面有著巨大的開(kāi)發(fā)潛能，采用這些技術(shù)對(duì)雷達(dá)系統(tǒng)和環(huán)境進(jìn)行模擬，可重復(fù)性高，可以多次模擬同一情況下雷達(dá)的性能，便于分析。目前對(duì)雷達(dá)信號(hào)模擬器的研究比較多，通用的方式是軟硬件相結(jié)合，使系統(tǒng)既有很大靈活性又可以滿足信號(hào)實(shí)時(shí)輸出的要求。以往的設(shè)計(jì)中FPGA一般用來(lái)控制整個(gè)系統(tǒng)的時(shí)序，本設(shè)計(jì)采用集成微處理器的FPGA，同時(shí)完成信號(hào)模擬和時(shí)序控制的功能，改變了以往信號(hào)處理DSP+FPGA中FPGA作為協(xié)處理器的模式[1-3]。整個(gè)設(shè)計(jì)僅需要具有嵌入內(nèi)核的FPGA和簡(jiǎn)單的外圍電路，使系統(tǒng)的集成度更高，由于FPGA在信號(hào)處理中并行處理的優(yōu)勢(shì)，系統(tǒng)實(shí)時(shí)性強(qiáng)。系統(tǒng)采用工業(yè)標(biāo)準(zhǔn)的總線結(jié)構(gòu)以及模塊化設(shè)計(jì)，具有良好的通用性、兼容性以及可擴(kuò)充性。

1 系統(tǒng)組成

1.1 雷達(dá)信號(hào)的模擬

雷達(dá)信號(hào)模擬模塊(如圖1)主要完成對(duì)雷達(dá)中頻和視頻模擬。其中中頻信號(hào)模擬可以模擬產(chǎn)生雷達(dá)中頻線性調(diào)頻脈沖信號(hào)，視頻信號(hào)模擬可以模擬一路非相參視頻信號(hào)或兩路相參視頻信號(hào)。雷達(dá)信號(hào)模擬模塊內(nèi)部包括：天線控制、觸發(fā)控制、波門控制以及信號(hào)產(chǎn)生等子模塊。天線控制模塊根據(jù)天線參數(shù)產(chǎn)生天線掃描信號(hào)；觸發(fā)控制模塊根據(jù)觸發(fā)信號(hào)參數(shù)產(chǎn)生周期性的觸發(fā)脈沖信號(hào)；波門控制模塊根據(jù)天線掃描信號(hào)、觸發(fā)脈沖信號(hào)以及目標(biāo)方位、仰角和距離參數(shù)在指定方位、仰角和距離上選通波門輸出目標(biāo)信號(hào)，信號(hào)產(chǎn)生模塊根據(jù)參數(shù)設(shè)置產(chǎn)生對(duì)應(yīng)幅度。

1.2 雜波的模擬

雜波是雷達(dá)回波的重要組成部分，只有對(duì)雜波有效的建模，并將其疊加在目標(biāo)信號(hào)上，才能使模擬出的雷達(dá)回波更接近真實(shí)情況。通常該模型用統(tǒng)計(jì)隨機(jī)過(guò)程來(lái)描述。雜波的模擬有2種途徑：(1)利用Matlab在電腦上產(chǎn)生。首先根據(jù)雷達(dá)環(huán)境和被測(cè)雷達(dá)參數(shù)，選擇合適的雜波模型以及統(tǒng)計(jì)特征參數(shù)，建立雜波數(shù)據(jù)庫(kù)；然后在計(jì)算機(jī)中利用零記憶非線性變換法產(chǎn)生雜波隨機(jī)序列[4]。目前最常用的雜波幅度分布模型有韋布爾模型、對(duì)數(shù)正態(tài)模型和K分布模型，設(shè)計(jì)中產(chǎn)生表示雷達(dá)雜波幅度的N個(gè)數(shù)據(jù)樣本Z1，Z2，…ZN，這些樣本具有上述某種給定的概率分布和任意給定的功率譜，將這些隨機(jī)樣本序列在磁盤上保存下來(lái)。PC機(jī)上實(shí)現(xiàn)隨機(jī)序列，具有幅度分布和頻譜特性可選擇的優(yōu)點(diǎn)。(2)利用線性反饋移位寄存器（LFSR）產(chǎn)生隨機(jī)的數(shù)字噪聲。LFSR可以被視為一個(gè)線性移位寄存器組，并且每個(gè)寄存器的輸入都是它前一個(gè)寄存器輸出的一個(gè)線性函數(shù)。在FPGA中設(shè)計(jì)一個(gè)16 bit隨機(jī)數(shù)字噪聲模擬模塊，此序列發(fā)生器的初始值為0XFFFF，數(shù)字噪聲信號(hào)的周期為216-1=65 535。基于硬件實(shí)現(xiàn)的隨機(jī)序列，具有循環(huán)周期長(zhǎng)、隨機(jī)性好、資源消耗少的優(yōu)點(diǎn)。

在實(shí)時(shí)模擬時(shí)，基于雷達(dá)天線波束與雜波區(qū)域幾何關(guān)系，用戶可以根據(jù)情況選擇使用哪種方法產(chǎn)生隨機(jī)序列，通過(guò)硬件和軟件系統(tǒng)直接模擬雷達(dá)的雜波回波信號(hào)。

1.3 干擾信號(hào)的模擬

雷達(dá)干擾信號(hào)的模擬能夠模擬真實(shí)戰(zhàn)場(chǎng)環(huán)境下的一些干擾信號(hào)，包括噪聲干擾以及欺騙性干擾，從而可實(shí)現(xiàn)對(duì)雷達(dá)抗干擾性能的檢測(cè)。噪聲干擾包括多普勒噪聲干擾、瞄準(zhǔn)式噪聲干擾、調(diào)頻噪聲干擾；欺騙干擾包括距離欺騙、速度欺騙、假目標(biāo)等。

噪聲干擾信號(hào)的形式比較復(fù)雜，主要是通過(guò)上位機(jī)產(chǎn)生對(duì)應(yīng)的數(shù)據(jù)，以文本的形式存儲(chǔ)下來(lái)。在配置FPGA時(shí)，將文本文件作為ROM的初始化文件，在編程過(guò)程中以查表的形式生成噪聲干擾信號(hào)。

對(duì)脈沖雷達(dá)距離信息的欺騙主要是通過(guò)對(duì)收到的雷達(dá)照射信號(hào)進(jìn)行延時(shí)調(diào)制和放大轉(zhuǎn)發(fā)來(lái)實(shí)現(xiàn)。由于單純的距離質(zhì)心干擾造成的距離誤差較?。ㄐ∮诶走_(dá)的距離分辨單元），所以對(duì)脈沖雷達(dá)距離信息的欺騙主要采用距離假目標(biāo)干擾和距離波門拖引干擾。距離假目標(biāo)干擾的模擬在FPGA中體現(xiàn)出來(lái)的就是2組重復(fù)頻率不同的脈沖串，2組脈沖串之間的時(shí)間差就對(duì)應(yīng)著延時(shí)調(diào)制，可以通過(guò)計(jì)數(shù)器控制2個(gè)脈沖之間的延遲調(diào)制。波門拖引干擾時(shí)，通過(guò)FPGA控制脈沖寬度和對(duì)應(yīng)的功率水平，最終將目標(biāo)回波脈沖分為2個(gè)脈沖，且假目標(biāo)的功率水平比真實(shí)目標(biāo)的功率水平要高。