可編程邏輯器件（PLD,Programmable Logic Device）的靈活性一直受到電子工程師的喜愛，但在各種移動(dòng)式消費(fèi)類電子產(chǎn)品市場(chǎng)仍然是ASIC芯片的天地。有幾個(gè)原因阻礙著CPLD器件進(jìn)入移動(dòng)設(shè)備市場(chǎng)，尤其是各種基于電池供電的手持設(shè)備。一是其高昂的價(jià)格，二是其巨大的功耗，還有一個(gè)因素是CPLD器件的工作頻率。同樣規(guī)模的CPLD和ASIC,CPLD的最大工作頻率往往低于專門設(shè)計(jì)的ASIC芯片。

基于這種情況美國萊迪思半導(dǎo)體有限公司推出了ispMACH4000Z系列器件。該器件突破了CPLD器件進(jìn)軍移動(dòng)式消費(fèi)類電子產(chǎn)品市場(chǎng)所遇到的價(jià)格和速度門檻。IspMACH4000Z（In-System Programmable Macro Array CMOS Hight-densigy）系列器件的推出標(biāo)志著萊迪思公司的第三代BFW（SuperBig,SuperFast,SuperWide）器件的面世。該系列器件的最高工作頻率可達(dá)400MHz,完全能滿足大部分當(dāng)代消費(fèi)類電子產(chǎn)品的高速應(yīng)用場(chǎng)合。

通用CPLD應(yīng)用

CPLD主要是由可編程邏輯宏單元（MC,Macro Cell）圍繞中心的可編程互連矩陣單元組成。其中MC結(jié)構(gòu)較復(fù)雜，并具有復(fù)雜的I/O單元互連結(jié)構(gòu)，可由用戶根據(jù)需要生成特定的電路結(jié)構(gòu)，完成一定的功能。由于CPLD內(nèi)部采用固定長度的金屬線進(jìn)行各邏輯塊的互連，所以設(shè)計(jì)的邏輯電路具有時(shí)間可預(yù)測(cè)性，避免了分段式互連結(jié)構(gòu)時(shí)序不完全預(yù)測(cè)的缺點(diǎn)。

第一組應(yīng)用介紹了CPLD所勝任的功能。雖然這些功能不是專門針對(duì)降低功耗的，但是，利用低功耗CPLD來實(shí)現(xiàn)這些功能對(duì)功耗有積極的影響。例如，一個(gè)常見的CPLD功能是合并分立邏輯。這可以節(jié)省PCB空間，降低材料（BOM）成本，并減小總體功耗。下面討論一些常見的通用CPLD應(yīng)用。

1. 上電排序

在許多產(chǎn)品中，各種器件的上電順序非常重要，這使得上電排序成為一個(gè)關(guān)鍵的功能。CPLD在系統(tǒng)上電的幾個(gè)毫秒內(nèi)就開始工作，因此成為控制系統(tǒng)中各種器件（包括微處理器或微控制器）上電排序的最佳選擇（圖1）。上電排序僅僅是低功耗CPLD能夠?qū)崿F(xiàn)的多種系統(tǒng)功能的其中之一?？删幊踢壿嫷淖畲髢r(jià)值在于可將多種功能在一個(gè)器件中實(shí)現(xiàn)。

圖1：利用CPLD進(jìn)行上電排序。

2. 電壓轉(zhuǎn)換

很多產(chǎn)品都需要使用電壓不同的各種邏輯器件。為支持多電壓應(yīng)用，設(shè)計(jì)人員需要頻繁連接不同電壓的器件。CPLD擁有大量的I/O，它們被分組成多個(gè)塊。每個(gè)I/O塊被依次分配一個(gè)特有的電壓電源。因此，開發(fā)電壓轉(zhuǎn)換器只需要將某一電壓的所有I/O分組在一個(gè)塊中，并將相關(guān)的電壓基準(zhǔn)連接到這些I/O所需的電源上（圖2）。使用CPLD不但能夠很好地完成電壓轉(zhuǎn)換，它更大的優(yōu)勢(shì)在于和電壓轉(zhuǎn)換相結(jié)合的可編程能力。例如，如果某一應(yīng)用要求的LCD顯示器不被主處理器所支持，且兩者電壓不同，那么可以利用CPLD來實(shí)現(xiàn)主處理器和LCD顯示器之間的電壓轉(zhuǎn)換時(shí)序控制。

圖2：利用Altera MAX IIZ CPLD進(jìn)行電壓轉(zhuǎn)換。