下面根據(jù)圖4的VGA接口同步信號(hào)時(shí)序?qū)χ饕腖CD控制器中的控制寄存器進(jìn)行配置：
1)LCDCON1寄存器
CLKVAL：確定VCLK頻率的參數(shù)。公式為VCLK-HCLK／[(CLKVAL+1)x2]。在本設(shè)計(jì)中S3C2440的HCLK=100 MHz，顯示屏需要VCLK=20MHz，故需設(shè)置CLKVAL=1。
BPPMODE：確定BPP(每像素位散)。選擇BPPMODE=0xC，即選擇TFT 16位模式。
2)LCDCON2寄存器
VBPD：確定幀同步信號(hào)和幀數(shù)據(jù)傳輸前的時(shí)延，是幀數(shù)據(jù)傳輸前延遲時(shí)間和行同步時(shí)鐘間隔寬度的比值，參照?qǐng)D4中的時(shí)間數(shù)據(jù)可知，VBPD=t3／t6=1．02 ms／31．77 μs=32。
LINEVAL：確定顯示的垂直方向大小。公式：LINEVAL=YSIZE-1=479。
VFPD：確定幀數(shù)據(jù)傳輸完成后到下一幀同步信號(hào)到來的一段延時(shí)，是幀數(shù)據(jù)傳輸后延遲時(shí)間和行同步時(shí)鐘間隔寬度的比值，參照?qǐng)D4中的時(shí)間數(shù)據(jù)可知，VFPD=t5／t6=0．35 ms／31．77μs=11。
VSPW：確定幀同步時(shí)鐘脈沖寬度，是幀同步信號(hào)時(shí)鐘寬度和行同步時(shí)鐘間隔寬度的比值。如圖4，VSPW=t2／t6=0.06 ms／31．77 μs=2。
3)LCDCON3寄存器
HBPD：確定行同步信號(hào)和行數(shù)據(jù)傳輸前的一段延時(shí)，描述行數(shù)據(jù)傳輸前延遲時(shí)間內(nèi)VCLK脈沖個(gè)數(shù)，如圖4，VBPD=t7xVCLK=1．89 μsx25 MHz=47。
HOZAL：確定顯示的水平方向尺寸。這里HOZAL=XSIZE-1=639。
HFPD：確定行數(shù)據(jù)傳輸完成后到下一行同步信號(hào)到來的一段延遲時(shí)間，描述行數(shù)據(jù)傳輸后延遲時(shí)間內(nèi)VCLK脈沖個(gè)數(shù)，如圖4，HFPD=t9xVC LK=0．94 μsx25 MHz=24。
4)LCDCON4寄存器
HSPW：確定行同步時(shí)鐘脈沖寬度。描述行同步脈沖寬度時(shí)間內(nèi)VCLK脈沖個(gè)數(shù)，如圖4，HSPW=3．77 μsx25 MHz=94。
5)LCDCON5寄存器
BPP24BL：確定數(shù)據(jù)存儲(chǔ)格式。此處設(shè)置BPP24BL=0x0，即選擇小端模式存放。
FRM565：確定16位數(shù)據(jù)輸出格式。設(shè)置FRM565=0x1，即選擇5：6：5的輸出格式。
通過如上的方式設(shè)計(jì)VGA接口電路并相應(yīng)的設(shè)置LCD控制器寄存器，實(shí)現(xiàn)了LCD數(shù)字輸出與D／A轉(zhuǎn)換的無縫連接，不需要任何額外的驅(qū)動(dòng)程序就可以將原來在LCD上輸出的圖像信息輸出到VGA顯示屏上。

4 測(cè)試與結(jié)論
本設(shè)計(jì)通過分析VGA接口時(shí)序與S3C2440TFT LCD接口時(shí)序的相同點(diǎn)，論證了用S3C2440自帶的LCD controler來驅(qū)動(dòng)VGA顯示器的可行性，時(shí)序的匹配是本設(shè)計(jì)成功最關(guān)鍵的地方，在滿足接口時(shí)序要求的前提下，用高速三路8位視頻D／A芯片將LCD接口的數(shù)字RGB信號(hào)轉(zhuǎn)換成VGA接口所需要的模擬信號(hào)。實(shí)驗(yàn)證明，圖像信息通過VGA轉(zhuǎn)換電路，在顯示屏上顯示良好，無明顯抖動(dòng)，滿足普通的顯示要求。由于主機(jī)采用ARM嵌入式微處理器，與傳統(tǒng)X86主機(jī)相比，大大降低了整機(jī)系統(tǒng)的成本。這種廉價(jià)、簡(jiǎn)單的顯示方案可以廣泛應(yīng)用到各種對(duì)顯示效果要求不高但要求大尺寸屏幕的場(chǎng)合。