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          一種多通道時(shí)鐘分頻和觸發(fā)延遲電路的設(shè)計(jì)

          作者: 時(shí)間:2012-02-08 來(lái)源:網(wǎng)絡(luò) 收藏

          等占空比奇數(shù)分頻設(shè)計(jì)所采用的方法是:假設(shè)所需要的分頻系數(shù)為n(n為奇數(shù)),首先定義2個(gè)buffer類型的信號(hào)端口clk1和clk2,在上升沿敏感的情況下,當(dāng)從0計(jì)數(shù)到(n-3)/2時(shí),給clk1賦值1;當(dāng)從(n-3)/2計(jì)數(shù)到n-1時(shí),給clk1賦值0;同樣的,在下降沿敏感的情況下,0到(n-3)/2時(shí)給clk2賦值1,(n-3)/2到n-1時(shí)給clk2賦值0。由于VHDL語(yǔ)言中process里的語(yǔ)句都是并行執(zhí)行的,所以再將2路信號(hào)相或輸出便得到分頻數(shù)為n的分頻信號(hào)。為了實(shí)現(xiàn)多路的延時(shí),和前面所述多路分頻電路一樣,在頂層文件中做個(gè)例化,取各種不同的奇數(shù)來(lái)驗(yàn)證輸出結(jié)果。下圖4中clkout1~clkout8分別為2,3,4,5,6,7,8,9次分頻,可以看到所輸出的信號(hào)均為同步等占空比的分頻信號(hào)。更多路、其他分頻信號(hào)的實(shí)現(xiàn)可以稍加修改頂層程序即可。

          本文引用地址:http://cafeforensic.com/article/190787.htm

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          實(shí)驗(yàn)采用50 MHz晶振,時(shí)鐘周期為20μs。從圖4中可以看出每路分頻信號(hào)均為等占空比,由于偶數(shù)和奇數(shù)分開進(jìn)行分頻,因此是對(duì)奇數(shù)分頻的輸出是很精確的,例如clkout6輸出的7分頻信號(hào)里剛好是7個(gè)基準(zhǔn)時(shí)鐘周期。系統(tǒng)中在放電前需要設(shè)定分頻參數(shù)時(shí),只需要發(fā)送相應(yīng)的指令改動(dòng)頂層文件中的n值即可。

          3 延遲設(shè)計(jì)
          電路是為了使各子系統(tǒng)能夠更好的做到時(shí)序同步,而是對(duì)子系統(tǒng)進(jìn)行定時(shí)啟動(dòng)和停止各正在運(yùn)行的子系統(tǒng)。觸發(fā)延遲模塊主要是將輸入的原始觸發(fā)信號(hào)按延時(shí)參數(shù)進(jìn)行延時(shí)輸出,為EAST中的數(shù)據(jù)采集和其它子系統(tǒng)提供精確的同步觸發(fā)信號(hào)。本設(shè)計(jì)采用VHDL中移位寄存器來(lái)實(shí)現(xiàn)觸發(fā)延遲功能。首先定義一個(gè)類屬參數(shù)delay_count,在頂層設(shè)計(jì)實(shí)體中可以設(shè)置延遲參數(shù)。然后在延遲程序模塊的結(jié)構(gòu)體中定義一個(gè)移位寄存器trigger_r(delay_count-1 downto 0),其中delay_count代表所要延遲的位數(shù)。然后每隔一個(gè)時(shí)鐘讓寄存器左移一位,直至將原始觸發(fā)信號(hào)放到寄存器trigger_r的最后一位,最后再把它輸出,結(jié)果便是延遲了delay_count個(gè)單位時(shí)鐘的觸發(fā)信號(hào)了,該移位寄存器的功能語(yǔ)句如下所示:
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          4路延遲仿真結(jié)果如圖5所示。圖中每個(gè)時(shí)鐘周期為20 ns,其中,delclk1是延遲10 ns×10=0.1μs的觸發(fā)信號(hào),delclk2是延遲0.3μs的觸發(fā)信號(hào),delclk3和delclk4分別是延遲0.9μs和1.2 μs的延遲信號(hào)。其他任意時(shí)間的延遲都可以這樣方便的實(shí)現(xiàn),延遲誤差在ns級(jí)范圍。

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          4 結(jié)語(yǔ)
          本文所使用的和觸發(fā)延遲實(shí)現(xiàn)簡(jiǎn)單,充分發(fā)揮了FPGA邏輯器件的高集成度、高速、高可靠性和并行處理能力的優(yōu)勢(shì),方便每次放電時(shí)設(shè)定時(shí)鐘和觸發(fā)參數(shù),非常適合EAST分布式中央定時(shí)同步系統(tǒng)中分布式節(jié)點(diǎn)的設(shè)計(jì)。在FPGA上的分頻延時(shí)設(shè)計(jì)與仿真工作已經(jīng)完成,接下來(lái)的工作就是要把設(shè)計(jì)文件下載到芯片中,使設(shè)計(jì)工作賦予實(shí)際。結(jié)合FPGA的高效性和嵌入式系統(tǒng)的以太網(wǎng)通信功能,便可以實(shí)現(xiàn)EAST分布式中央定時(shí)同步系統(tǒng)的時(shí)鐘同步和觸發(fā)延遲功能,滿足EAST分布式節(jié)點(diǎn)對(duì)各子系統(tǒng)的同步觸發(fā)的要求。

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