摘要：突發(fā)模式誤碼測(cè)試儀與一般連續(xù)誤碼測(cè)試儀不同，其接收端在誤碼比對(duì)前要實(shí)現(xiàn)在十幾位內(nèi)，對(duì)具有相位跳變特點(diǎn)的信號(hào)進(jìn)行時(shí)鐘提取和數(shù)據(jù)恢復(fù)，并且在誤碼比對(duì)時(shí)須濾除前導(dǎo)碼和定界符，僅對(duì)有效數(shù)據(jù)進(jìn)行誤碼統(tǒng)計(jì)。本文提出一種基于FPGA實(shí)現(xiàn)的高速突發(fā)模式誤碼測(cè)試儀設(shè)計(jì)方案，并介紹該方案的總體設(shè)計(jì)過程，以及FPGA中主要功能邏輯模塊的工作原理和控制系統(tǒng)的設(shè)計(jì)。該測(cè)試儀應(yīng)用于1．25 GHz GPON系統(tǒng)突發(fā)式光接收模塊的誤碼測(cè)試中，具有較好的性能和實(shí)際意義。
關(guān)鍵詞：突發(fā)模式；誤碼測(cè)試儀；時(shí)鐘相位對(duì)齊；高速串行收發(fā)器

引言
無源光網(wǎng)絡(luò)PON以其獨(dú)特的優(yōu)勢(shì)在網(wǎng)絡(luò)中已經(jīng)規(guī)模化地應(yīng)用。由于GPON系統(tǒng)在現(xiàn)有PON系統(tǒng)中帶寬利用率最高，系統(tǒng)成本最低，且具有全業(yè)務(wù)支持能力，因此其前景被普遍看好，成為眾多電信運(yùn)營(yíng)商和設(shè)備制造商推崇的寬帶接入技術(shù)。
在GPON中，下行數(shù)據(jù)是以廣播形式發(fā)送的，上行數(shù)據(jù)由多個(gè)用戶終端按時(shí)分多址的方式發(fā)送的數(shù)據(jù)包組成。因傳輸路徑不同，各數(shù)據(jù)包有不同衰減，不同數(shù)據(jù)包相位間存在跳變，數(shù)據(jù)包中存在長(zhǎng)連“1”、“0”，這些因素的影響使得OLT突發(fā)接收模塊接收的信號(hào)是特殊的突發(fā)光信號(hào)。對(duì)于上行的突發(fā)信號(hào)，OLT突發(fā)接收模塊不僅要從中恢復(fù)出幅值相等的信號(hào)，而且要消除相位突變，即完成時(shí)鐘和相位的對(duì)齊，因此OLT輸出的信號(hào)應(yīng)該為幅值相等且時(shí)鐘和相位對(duì)齊的電信號(hào)。本突發(fā)模式誤碼測(cè)試儀的作用是，準(zhǔn)確地判斷被測(cè)的OLT突發(fā)接收模塊的完成幅值恢復(fù)響應(yīng)時(shí)間和其可靠性。

1 突發(fā)模式誤碼測(cè)試原理
與一般連續(xù)誤碼測(cè)試儀相同的是，突發(fā)誤碼測(cè)試儀也由發(fā)送和接收兩部分組成。發(fā)送部分發(fā)送可預(yù)知的信號(hào)作為測(cè)試信號(hào)來模擬實(shí)際信道中傳輸信號(hào)，并將該信號(hào)送到待測(cè)設(shè)備中；接收部分產(chǎn)生與發(fā)送部分相同的信號(hào)，用以和接收的信號(hào)逐位比對(duì)，并統(tǒng)計(jì)誤碼數(shù)和誤碼率。
與一般連續(xù)誤碼測(cè)試儀不同的是，突發(fā)誤碼測(cè)試儀發(fā)送部分發(fā)送的測(cè)試信號(hào)要模擬突發(fā)信號(hào)，即具有相位突變和幅度不均衡的特點(diǎn)。此外，接收部分要從接收到的可能存在相位跳變信號(hào)中準(zhǔn)確地提取時(shí)鐘和恢復(fù)數(shù)據(jù)。
根據(jù)突發(fā)誤碼測(cè)試儀的特點(diǎn)，其總體設(shè)計(jì)框圖如圖1所示。

突發(fā)接收模塊(BMRx)是要測(cè)試的模塊。突發(fā)誤碼測(cè)試儀用FPGA邏輯來實(shí)現(xiàn)兩路時(shí)分復(fù)用(TDMA)數(shù)據(jù)的輸出，兩路數(shù)據(jù)先分別通過光可變衰減器不同幅度的衰減后，再經(jīng)過不同長(zhǎng)度的光纖的時(shí)延，最后經(jīng)過光合路器合為1路信號(hào)輸出。光合路器的輸出數(shù)據(jù)近乎于實(shí)際GPON中的上行突發(fā)信號(hào)，且假定信號(hào)在經(jīng)過這些路徑后沒有出現(xiàn)誤碼。模擬的突發(fā)信號(hào)在經(jīng)過待測(cè)突發(fā)接收模塊后，經(jīng)過包分離電路提取1路包數(shù)據(jù)(ON-U#1或ONU#2)，該路包數(shù)據(jù)最后經(jīng)過突發(fā)模式時(shí)鐘數(shù)據(jù)恢復(fù)芯片提取出時(shí)鐘和4路并行數(shù)據(jù)。FPGA將提取的時(shí)鐘作為誤碼比對(duì)的源時(shí)鐘，并將4路并行數(shù)據(jù)重構(gòu)造后與本地產(chǎn)生的數(shù)據(jù)進(jìn)行比對(duì)，統(tǒng)計(jì)誤碼。